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參數(shù)資料
| 型號： | MC68HC08JL3H |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 185/198頁 |
| 文件大?。?/td> | 879K |
| 代理商： | MC68HC08JL3H |
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MC68H(R)C08JL3
—
Rev. 4.1
Technical Data
Freescale Semiconductor
185
18.7 5V Control Timing
NOTES:
1. V
DD
= 4.5 to 5.5 Vdc, V
SS
= 0 Vdc, T
A
= T
L
to T
H
, unless otherwise noted.
2. Typical values reflect average measurements at midpoint of voltage range, 25
°
C only.
3. Run (operating) I
DD
measured using external square wave clock source. All inputs 0.2 V from rail. No dc loads. Less
than 100 pF on all outputs. C
L
= 20 pF on OSC2. All ports configured as inputs. OSC2 capacitance linearly affects
run I
DD
. Measured with all modules enabled.
4. Wait I
DD
measured using external square wave clock source (f
OP
= 4MHz); all inputs 0.2 V from rail; no dc loads;
less than 100 pF on all outputs. C
L
= 20 pF on OSC2; all ports configured as inputs; OSC2 capacitance linearly af-
fects wait I
DD
.
5. STOP I
DD
measured with OSC1 grounded, no port pins sourcing current. LVI is disabled.
6. Maximum is highest voltage that POR is guaranteed.
7. If minimum V
DD
is not reached before the internal POR reset is released,
RST
must be driven low externally until
minimum V
DD
is reached.
8. R
PU1
and
R
PU2
are measured at
V
DD
= 5.0V
Table 18-5. Control Timing (5V)
Characteristic
(1)
NOTES:
1. V
DD
= 4.5 to 5.5 Vdc, V
SS
= 0 Vdc, T
A
= T
L
to T
H
; timing shown with respect to 20% V
DD
and 70% V
SS
, unless otherwise
noted.
2. Some modules may require a minimum frequency greater than dc for proper operation; see appropriate table for this infor-
mation.
3. Minimum pulse width reset is guaranteed to be recognized. It is possible for a smaller pulse width to cause a reset.
Symbol
Min
Max
Unit
Internal operating frequency
(2)
f
OP
—
8
MHz
RST input pulse width low
(3)
t
IRL
750
—
ns
Table 18-4. DC Electrical Characteristics (5V)
Characteristic
(1)
Symbol
Min
Typ
(2)
Max
Unit
相關PDF資料 |
PDF描述 |
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