參數(shù)資料
型號(hào): MC68HC908JK1ECDW
廠商: Freescale Semiconductor
文件頁數(shù): 9/180頁
文件大?。?/td> 0K
描述: IC MCU 1.5K FLASH 8MHZ 20-SOIC
標(biāo)準(zhǔn)包裝: 38
系列: HC08
核心處理器: HC08
芯體尺寸: 8-位
速度: 8MHz
外圍設(shè)備: LED,LVD,POR,PWM
輸入/輸出數(shù): 15
程序存儲(chǔ)器容量: 1.5KB(1.5K x 8)
程序存儲(chǔ)器類型: 閃存
RAM 容量: 128 x 8
電壓 - 電源 (Vcc/Vdd): 2.7 V ~ 3.3 V
數(shù)據(jù)轉(zhuǎn)換器: A/D 12x8b
振蕩器型: 外部
工作溫度: -40°C ~ 85°C
封裝/外殼: 20-SOIC(0.295",7.50mm 寬)
包裝: 管件
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Input/Output (I/O) Ports
MC68HC908JL3E Family Data Sheet, Rev. 4
106
Freescale Semiconductor
10.2.2 Data Direction Register A (DDRA)
Data direction register A determines whether each port A pin is an input or an output. Writing a one to a
DDRA bit enables the output buffer for the corresponding port A pin; a zero disables the output buffer.
DDRA[6:0] — Data Direction Register A Bits
These read/write bits control port A data direction. Reset clears DDRA[6:0], configuring all port A pins
as inputs.
1 = Corresponding port A pin configured as output
0 = Corresponding port A pin configured as input
NOTE
Avoid glitches on port A pins by writing to the port A data register before
changing data direction register A bits from 0 to 1.
Figure 10-4 shows the port A I/O logic.
Figure 10-4. Port A I/O Circuit
When DDRAx is a 1, reading address $0000 reads the PTAx data latch. When DDRAx is a 0, reading
address $0000 reads the voltage level on the pin. The data latch can always be written, regardless of the
state of its data direction bit.
Address:
$0004
Bit 7
6
54
32
1
Bit 0
Read:
0
DDRA6
DDRA5
DDRA4
DDRA3
DDRA2
DDRA1
DDRA0
Write:
Reset:
000
00
000
= Unimplemented
Figure 10-3. Data Direction Register A (DDRA)
READ DDRA ($0004)
WRITE DDRA ($0004)
RESET
WRITE PTA ($0000)
READ PTA ($0000)
PTAx
DDRAx
PTAx
INT
ERNAL
D
AT
A
B
U
S
30k
PTAPUEx
To Keyboard Interrupt Circuit
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PDF描述
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