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參數(shù)資料
| 型號： | MC908EY16ACFJE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 102/294頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 16K FLASH 8MHZ 32-LQFP |
| 標準包裝： | 250 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | LIN，SCI，SPI |
| 外圍設備： | POR，PWM |
| 輸入/輸出數(shù)： | 24 |
| 程序存儲器容量： | 16KB（16K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉換器： | A/D 8x10b |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 32-LQFP |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 725 (CN2011-ZH PDF) |
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MC68HC908EY16A MC68HC908EY8A Data Sheet, Rev. 2
188
Freescale Semiconductor
Figure 15-8. Clearing SPRF When OVRF Interrupt Is Not Enabled
In a master SPI with the mode fault enable bit (MODFEN) set, the mode fault flag (MODF) is set if SS
goes to logic 0. A mode fault in a master SPI causes the following events to occur:
If ERRIE = 1, the SPI generates an SPI receiver/error CPU interrupt request.
The SPE bit is cleared.
The SPTE bit is set.
The SPI state counter is cleared.
The data direction register of the shared I/O port regains control of port drivers.
NOTE
To prevent bus contention with another master SPI after a mode fault error,
clear all data direction register (DDR) bits associated with the SPI shared
port pins.
NOTE
Setting the MODF flag (SPSCR) does not clear the SPMSTR bit. Reading
SPMSTR when MODF = 1 will indicate a MODE fault error occurred in
either master mode or slave mode.
When configured as a slave (SPMSTR = 0), the MODF flag is set if SS goes high during a transmission.
When CPHA = 0, a transmission begins when SS goes low and ends once the incoming SPSCK returns
to its idle level after the shift of the eighth data bit. When CPHA = 1, the transmission begins when the
SPSCK leaves its idle level and SS is already low. The transmission continues until the SPSCK returns
to its IDLE level after the shift of the last data bit. (See 15.5 Transmission Formats.)
NOTE
When CPHA = 0, a MODF occurs if a slave is selected (SS is at logic 0) and
later deselected (SS is at logic 1) even if no SPSCK is sent to that slave.
This happens because SS at logic 0 indicates the start of the transmission
(MISO driven out with the value of MSB) for CPHA = 0. When CPHA = 1, a
slave can be selected and then later deselected with no transmission
READ SPDR
READ SPSCR
OVRF
SPRF
BYTE 1
BYTE 2
BYTE 3
BYTE 4
1
BYTE 1 SETS SPRF BIT.
CPU READS SPSCR WITH SPRF BIT SET AND OVRF BIT CLEAR.
CPU READS BYTE 1 IN SPDR, CLEARING SPRF BIT.
CPU READS SPSCR AGAIN TO CHECK OVRF BIT.
BYTE 2 SETS SPRF BIT.
CPU READS SPSCR WITH SPRF BIT SET AND OVRF BIT CLEAR.
BYTE 3 SETS OVRF BIT. BYTE 3 IS LOST.
CPU READS BYTE 2 IN SPDR, CLEARING SPRF BIT.
CPU READS SPSCR AGAIN TO CHECK OVRF BIT.
CPU READS BYTE 2 SPDR, CLEARING OVRF BIT.
BYTE 4 SETS SPRF BIT.
CPU READS SPSCR.
CPU READS BYTE 4 IN SPDR, CLEARING SPRF BIT.
CPU READS SPSCR AGAIN TO CHECK OVRF BIT.
1
2
3
4
5
6
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8
9
10
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2
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14
SPI RECEIVE
COMPLETE
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