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參數(shù)資料
| 型號(hào)： | MC908EY16ACFJE |
| 廠商： | Freescale Semiconductor |
| 文件頁(yè)數(shù)： | 4/294頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 16K FLASH 8MHZ 32-LQFP |
| 標(biāo)準(zhǔn)包裝： | 250 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | LIN，SCI，SPI |
| 外圍設(shè)備： | POR，PWM |
| 輸入/輸出數(shù)： | 24 |
| 程序存儲(chǔ)器容量： | 16KB（16K x 8） |
| 程序存儲(chǔ)器類(lèi)型： | 閃存 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 32-LQFP |
| 包裝： | 托盤(pán) |
| 產(chǎn)品目錄頁(yè)面： | 725 (CN2011-ZH PDF) |
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MC68HC908EY16A MC68HC908EY8A Data Sheet, Rev. 2
Freescale Semiconductor
99
8.4.4.4 Ring Oscillator Fine-Adjust Circuit
The ring oscillator fine-adjust circuit causes the ring oscillator to effectively operate at non-integer
numbers of stage delays by operating at two different points for a variable number of cycles specified by
the lower five DCO stage control bits (DSTG[4:0]). For example:
When DSTG[7:5] is %011, the ring oscillator nominally operates at 23 stage delays.
When DSTG[4:0] is %00000, the ring will always operate at 23 stage delays.
When DSTG[4:0] is %00001, the ring will operate at 25 stage delays for one of 32 cycles and at 23
stage delays for 31 of 32 cycles.
Likewise, when DSTG[4:0] is %11111, the ring operates at 25 stage delays for 31 of 32 cycles and
at 23 stage delays for one of 32 cycles.
When DSTG[7:5] is %111, similar results are achieved by including a variable divide-by-two, so the
ring operates at 31 stages for some cycles and at 17 stage delays, with a divide-by-two for an
effective 34 stage delays, for the remainder of the cycles.
Adjusting the DSTG[0] bit has a 0.202 percent to 0.368 percent effect on the output clock period. This
corresponds to the minimum size correction made by the DLF, and the inherent, long-term quantization
error in the output frequency.
8.4.5 Switching Internal Clock Frequencies
The frequency of the internal clock (ICLK) may need to be changed for some applications. For example,
if the reset condition does not provide the correct frequency, or if the clock is slowed down for a low-power
mode (or sped up after a low-power mode), the frequency must be changed by programming the internal
clock multiplier factor (N). The frequency of ICLK is N times the frequency of IBASE, which is 307.2 kHz
25 percent.
Before switching frequencies by changing the N value, the clock monitor must be disabled. This is
because when N is changed, the frequency of the low-frequency base clock (IBASE) will change
proportionally until the digital loop filter has corrected the error. Since the clock monitor uses IBASE, it
could erroneously detect an inactive clock. The clock monitor cannot be re-enabled until the internal clock
is stable again (ICGS is set).
The following flow is an example of how to change the clock frequency:
Verify there is no clock monitor interrupt by reading the CMF bit.
Turn off the clock monitor.
If desired, switch to the external clock (see 8.4.1 Switching Clock Sources).
Change the value of N.
Switch back to internal (see 8.4.1 Switching Clock Sources), if desired.
Turn on the clock monitor (see 8.4.2 Enabling the Clock Monitor), if desired.
8.4.6 Nominal Frequency Settling Time
Because the clock period of the internal clock (ICLK) is dependent on the digital loop filter outputs (DDIV
and DSTG) which cannot change instantaneously, ICLK temporarily will operate at an incorrect clock
period when any operating condition changes. This happens whenever the part is reset, the ICG multiply
factor (N) is changed, the ICG trim factor (TRIM) is changed, or the internal clock is enabled after inactivity
(stop mode or disabled operation). The time that the ICLK takes to adjust to the correct period is known
as the settling time.
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