參數(shù)資料
型號： MC908EY16ACFJE
廠商： Freescale Semiconductor
文件頁數(shù)： 244/294頁
文件大?。?/td> 0K
描述： IC MCU 16K FLASH 8MHZ 32-LQFP
標準包裝： 250
系列： HC08
核心處理器： HC08
芯體尺寸： 8-位
速度： 8MHz
連通性： LIN，SCI，SPI
外圍設(shè)備： POR，PWM
輸入/輸出數(shù)： 24
程序存儲器容量： 16KB（16K x 8）
程序存儲器類型： 閃存
RAM 容量： 512 x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 32-LQFP
包裝： 托盤
產(chǎn)品目錄頁面： 725 (CN2011-ZH PDF)
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MC68HC908EY16A MC68HC908EY8A Data Sheet, Rev. 2
Freescale Semiconductor
51
When a conversion is aborted, the contents of the data registers, ADRH and ADRL, are not altered but
continue to be the values transferred after the completion of the last successful conversion. In the case
that the conversion was aborted by a reset, ADRH and ADRL return to their reset states.
Upon reset or when a conversion is otherwise aborted, the ADC10 module will enter a low power, inactive
state. In this state, all internal clocks and references are disabled. This state is entered asynchronously
and immediately upon aborting of a conversion.
3.3.3.4 Total Conversion Time
The total conversion time depends on many factors such as sample time, bus frequency, whether
ACLKEN is set, and synchronization time. The total conversion time is summarized in Table 3-1.
The maximum total conversion time for a single conversion or the first conversion in continuous
conversion mode is determined by the clock source chosen and the divide ratio selected. The clock
source is selectable by the ADICLK and ACLKEN bits, and the divide ratio is specified by the ADIV bits.
For example, if the alternate clock source is 16 MHz and is selected as the input clock source, the input
clock divide-by-8 ratio is selected and the bus frequency is 4 MHz, then the conversion time for a single
10-bit conversion is:
NOTE
The ADCK frequency must be between fADCK minimum and fADCK
maximum to meet A/D specifications.
Table 3-1. Total Conversion Time versus Control Conditions
Conversion Mode
ACLKEN
Maximum Conversion Time
8-Bit Mode (short sample — ADLSMP = 0):
Single or 1st continuous
Subsequent continuous (fBus fADCK)
0
1
x
18 ADCK + 3 bus clock
18 ADCK + 3 bus clock + 5
s
16 ADCK
8-Bit Mode (long sample — ADLSMP = 1):
Single or 1st continuous
Subsequent continuous (fBus fADCK)
0
1
x
38 ADCK + 3 bus clock
38 ADCK + 3 bus clock + 5
s
36 ADCK
10-Bit Mode (short sample — ADLSMP = 0):
Single or 1st continuous
Subsequent continuous (fBus fADCK)
0
1
x
21 ADCK + 3 bus clock
21 ADCK + 3 bus clock + 5
s
19 ADCK
10-Bit Mode (long sample — ADLSMP = 1):
Single or 1st continuous
Subsequent continuous (fBus fADCK)
0
1
x
41 ADCK + 3 bus clock
41 ADCK + 3 bus clock + 5
s
39 ADCK
21 ADCK cycles
Maximum Conversion time =
16 MHz/8
Number of bus cycles = 11.25
s x 4 MHz = 45 cycles
3 bus cycles
4 MHz
+
= 11.25
s
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