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參數(shù)資料
| 型號： | MC908JL16CFJE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 17/230頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 16K FLASH 8MHZ 32-LQFP |
| 標(biāo)準(zhǔn)包裝： | 1,250 |
| 系列： | HC08 |
| 核心處理器： | HC08 |
| 芯體尺寸： | 8-位 |
| 速度： | 8MHz |
| 連通性： | I²C，SCI |
| 外圍設(shè)備： | LED，LVD，POR，PWM |
| 輸入/輸出數(shù)： | 26 |
| 程序存儲器容量： | 16KB（16K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 13x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 32-LQFP |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 724 (CN2011-ZH PDF) |
| 配用： | DEMO908JL16E-ND - BOARD DEMO FOR MC908JL16 |
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Functional Description
MC68HC908JL16 Data Sheet, Rev. 1.1
Freescale Semiconductor
113
8.4.6 Repeated START Signal
As shown in Figure 8-2, a repeated START signal is a START signal generated without first generating a
STOP signal to terminate the communication. This is used by the master to communicate with another
slave or with the same slave in different mode (transmit/receive mode) without releasing the bus.
8.4.7 Arbitration Procedure
The IIC bus is a true multi-master bus that allows more than one master to be connected on it. If two or
more masters try to control the bus at the same time, a clock synchronization procedure determines the
bus clock, for which the low period is equal to the longest clock low period and the high is equal to the
shortest one among the masters. The relative priority of the contending masters is determined by a data
arbitration procedure, a bus master loses arbitration if it transmits logic “1” while another master transmits
logic “0”. The losing masters immediately switch over to slave receive mode and stop driving SDA output.
In this case the transition from master to slave mode does not generate a STOP condition. Meanwhile, a
status bit is set by hardware to indicate loss of arbitration.
8.4.8 Clock Synchronization
Since wire-AND logic is performed on SCL line, a high-to-low transition on SCL line affects all the devices
connected on the bus. The devices start counting their low period and once a device's clock has gone
low, it holds the SCL line low until the clock high state is reached. However, the change of low to high in
this device clock may not change the state of the SCL line if another device clock is still within its low
period. Therefore, synchronized clock SCL is held low by the device with the longest low period. Devices
with shorter low periods enter a high wait state during this time (see Figure 8-3). When all devices
concerned have counted off their low period, the synchronized clock SCL line is released and pulled high.
There is then no difference between the device clocks and the state of the SCL line and all the devices
start counting their high periods. The first device to complete its high period pulls the SCL line low again.
Figure 8-3. IIC Clock Synchronization
SCL1
SCL2
SCL
Internal Counter Reset
Delay
Start Counting High Period
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| MC908JL16CSPE | 功能描述:8位微控制器 -MCU MCU 16K FLASH RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| MC908JL3 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MC908JL3 |
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