參數(shù)資料
型號(hào)： MCIMX257CJM4
廠商： Freescale Semiconductor
文件頁數(shù)： 113/153頁
文件大?。?/td> 0K
描述： MPU IMX25 IND 400-MAPBGA
特色產(chǎn)品： MCIMX25 Applications Processors
標(biāo)準(zhǔn)包裝： 90
系列： i.MX25
核心處理器： ARM9
芯體尺寸： 32-位
速度： 400MHz
連通性： 1 線，CAN，EBI/EMI，以太網(wǎng)，I²C，MMC，智能卡，SPI，SSI，UART/USART，USB OTG
外圍設(shè)備： DMA，I²S，LCD，POR，PWM，WDT
輸入/輸出數(shù)： 128
程序存儲(chǔ)器類型： 外部程序存儲(chǔ)器
RAM 容量： 144K x 8
電壓 - 電源 (Vcc/Vdd)： 1.15 V ~ 1.52 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 3x12b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 400-LFBGA
包裝： 托盤
i.MX25 Applications Processor for Consumer and Industrial Products, Rev. 10
62
Freescale Semiconductor
3.7.6.1.3
DDR2 SDRAM–Specific Parameters
The following diagrams and tables specify timing related to the SDRAMC module, which interfaces with
DDR2 SDRAM.
Figure 31. DDR2 SDRAM Basic Timing Parameters
Table 50 provides values for a command/address slew rate of 1 V/ns and an SDCLK, SDCLK_B
differential slew rate of 2 V/ns. For additional values, use Table 51, “tlS, tlH Derating Values for
DDR2-400, DDR2-533.”
Table 50. DDR2 SDRAM Timing Parameter Table
ID
Parameter
Symbol
DDR2-400
Unit
Min.
Max.
DDR1
SDRAM clock high-level width
tCH
0.45
0.55
tCK
DDR2
SDRAM clock low-level width
tCL
0.45
0.55
tCK
DDR3
SDRAM clock cycle time
tCK
7.5
8
ns
SDCLK
WE
ADDR
ROW/BA
COL/BA
CS
CAS
RAS
DDR1
DDR3
DDR2
DDR4
DDR5
DDR6
DDR7
SDCLK
CKE
DDR4
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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MCIMX257CJM4A 制造商:Freescale Semiconductor 功能描述:IC
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