Table 53-51. I2S bit clock and frame rate as a function of PSR, PM, and DIV2 (continued" />
參數(shù)資料
型號： MK60DX256ZVLL10
廠商： Freescale Semiconductor
文件頁數(shù)： 822/1809頁
文件大?。?/td> 0K
描述： IC ARM CORTEX MCU 256KB 100LQFP
標準包裝： 450
系列： Kinetis
核心處理器： ARM? Cortex?-M4
芯體尺寸： 32-位
速度： 100MHz
連通性： CAN，EBI/EMI，以太網(wǎng)，I²C，IrDA，SDHC，SPI，UART/USART，USB，USB OTG
外圍設備： DMA，I²S，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 66
程序存儲器容量： 256KB（256K x 8）
程序存儲器類型： 閃存
RAM 容量： 64K x 8
電壓 - 電源 (Vcc/Vdd)： 1.71 V ~ 3.6 V
數(shù)據(jù)轉換器： A/D 25x16b，D/A 1x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 105°C
封裝/外殼： 100-LQFP
包裝： 托盤
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Table 53-51. I2S bit clock and frame rate as a function of PSR, PM, and DIV2 (continued)
Bits/
word
Words/
frame
MCLK/network clock
freq (MHz)
TCCR
Bit clock
(kHz)
STCK
Frame
rate
(kHz)
DIV2
PSR
PM
WL
DC
16
1
11.2896
0
7
0
705.6
44.1
16
2
11.2896
0
3
7
1
1411.2
44.1
16
4
11.2896
0
1
7
3
2822.4
44.1
The table below shows an example of programming clock controller divider ratios to
generate the appropriate oversampling clock and peripheral clock frequencies for various
sampling rates. In these examples, the master mode is selected either by setting I2S
master bit (CR[I2SMODE] = 01b) or individually programming the I2S in network,
synchronous, transmit internal mode. (The table specifically illustrates the I2S mode
frequencies/sample rates). The oversampling clock is network clock.
I2S master mode requires a 32-bit word length, regardless of the actual data type.
Consequently, the fixed I2S frame rate of 64 bits per frame (word length (TCCR[WL])
can be any value) and TCCR[DC] = 1 are assumed.
Table 53-52. I2S system clock, bit clock, frame clock in master mode
Sampling/frame
rate (kHz)
Over- sampling
rate
MCLK/network
clock
freq (MHz)
TCCR
Bit clk (kHz)
STCK
DIV2
PS
R
PM
44.10
384
16.934
0
2
2822.33
22.05
384
16.934
0
5
1411.17
11.025
384
16.934
0
11
705.58
48.00
256
12.288
0
1
3072
53.4.3 External frame and clock operation
When applying external frame sync and clock signals to I2S, there should be at least four
bit-clock cycles between the enabling of the transmit or receive section and the rising
edge of the corresponding frame sync signal. The transition of TFS or RFS should be
synchronized with the rising edge of external clock signal, STCK or SRCK.
Functional description
K60 Sub-Family Reference Manual, Rev. 6, Nov 2011
1738
Freescale Semiconductor, Inc.
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