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參數(shù)資料
| 型號： | MQ80C52EXXX-25SBR |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 19/290頁 |
| 文件大小： | 4178K |
| 代理商： | MQ80C52EXXX-25SBR |
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Interrupts
ARM DDI 0165B
Copyright 2000 ARM Limited. All rights reserved.
5-7
5.3
Maximum interrupt latency
The processor samples the interrupt input pins on the rising-edge of the system clock,
CLK. The sampled signal is examined and can cause an interrupt in the following cases:
Whenever a new instruction is scheduled to enter the Execute stage of the
pipeline.
Whenever a new instruction is in the Execute stage for the first cycle of its
execution. Here cycle refers to CLK cycles with CLKEN HIGH.
Whenever a coprocessor instruction is being busy waited in the Execute stage.
Whenever a new instruction which interlocked in the Execute stage has just
progressed to its first active Execute cycle.
If the sampled signal is asserted at the same time as a multicycle instruction has started
its second or later cycle of execution, the interrupt exception entry does not start until
the instruction has completed.
The worst-case interrupt latency occurs when the longest possible LDM instruction
incurs a Data Abort. The processor must enter the Data Abort mode before taking the
interrupt so that the interrupt exception exit can occur correctly. This causes a
worst-case latency of 24 cycles:
The longest LDM instruction is one that loads all of the registers, including the PC.
Counting the first Execute cycle as 1, the LDM takes 16 cycles.
The last word to be transferred by the LDM is transferred in cycle 17, and the abort
status for the transfer is returned in this cycle.
If a Data Abort happens, the processor detects this in cycle 18 and prepares for
the Data Abort exception entry in cycle 19.
Cycles 20 and 21 are the Fetch and Decode stages of the Data Abort entry
respectively.
During cycle 22, the processor prepares for FIQ entry, issuing Fetch and Decode
cycles in cycles 23 and 24.
Therefore, the first instruction in the FIQ routine enters the Execute stage of the
pipeline in stage 25, giving a worst-case latency of 24 cycles.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MD83C154DTXXX-12P883D | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40 |
| MR83C154DTXXX-20/883 | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQCC44 |
| MD83C154CXXX-25/883 | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| MD80C52CXXX-12SCD | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40 |
| MF180C51C-25D | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, PQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MQ82370-20 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| MQ8238020 | 制造商:Intel 功能描述:CONTROLLER: OTHER |
| MQ82380-20 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| MQ82380-20/R | 制造商:Rochester Electronics LLC 功能描述: |
| MQ82592 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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