參數(shù)資料
型號(hào)： MSC8126TMP6400
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 數(shù)字信號(hào)處理
英文描述： 0-BIT, 400 MHz, OTHER DSP, PBGA431
封裝： 20 X 20 MM, PLASTIC, FCBGA-431
文件頁(yè)數(shù)： 20/48頁(yè)
文件大小： 1138K
代理商： MSC8126TMP6400
Electrical Characteristics
MSC8126 Quad Digital Signal Processor Data Sheet, Rev. 15
Freescale Semiconductor
27
2.5.5.3
DMA Data Transfers
Table 17 describes the DMA signal timing.
The DREQ
signal is synchronized with REFCLK. To achieve fast response, a synchronized peripheral should assert DREQ
according to the timings in Table 17. Figure 13 shows synchronous peripheral interaction.
Table 17. DMA Signals
No.
Characteristic
Ref = CLKIN
Ref = CLKOUT
(1.2 V only)
Units
Min
Max
Min
Max
37
DREQ set-up time before the 50% level of the falling edge of REFCLK
5.0
—
5.0
—
ns
38
DREQ hold time after the 50% level of the falling edge of REFCLK
0.5
—
0.5
—
ns
39
DONE set-up time before the 50% level of the rising edge of REFCLK
5.0
—
5.0
—
ns
40
DONE hold time after the 50% level of the rising edge of REFCLK
0.5
—
0.5
—
ns
41
DACK/DRACK/DONE delay after the 50% level of the REFCLK rising edge
0.5
7.5
0.5
8.4
ns
Figure 13. DMA Signals
REFCLK
DREQ
DONE
DACK/DONE/DRACK
37
38
40
39
41
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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