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參數(shù)資料
| 型號(hào)： | MSM66573L-XXTB |
| 廠商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 14 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | PLASTIC, TQFP-100 |
| 文件頁數(shù)： | 411/419頁 |
| 文件大?。?/td> | 2551K |
| 代理商： | MSM66573L-XXTB |
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3-7
MSM66573 Family User's Manual
Chapter 3 CPU Control Functions
3
In the HALT mode, the clock (CPUCLK) supply to the CPU is terminated, but the clock
(CPUCLK) is supplied to internal peripheral modules (TBC, WDT, general-purpose 8/16-
bit timers, serial ports, etc.) so their operation continues. Because the CPU is halted,
instructions are not executed. Instruction execution stops at the beginning of the next
instruction (following the instruction that set bit 1 (HLT) of SBYCON to "1").
HALT mode is released when any of the following occur: an interrupt request, reset by the
RES pin input, or reset by overflow of the watchdog timer.
When HALT mode is released due to an interrupt request, if the interrupt is non-maskable,
the HALT mode is released unconditionally, and the CPU processes the non-maskable
interrupt. In the case of a maskable interrupt, the interrupt is released when both the
interrupt request flag (IRQ bit) and the interrupt enable flag (IE bit) have been set to "1". After
the HALT mode is released, if the master interrupt enable flag (MIE in PSW) has been set
to "1", processing of the requested maskable interrupt is performed. If the master interrupt
enable flag (MIE in PSW) has been reset to "0", the next instruction (following the instruction
that set the HALT mode (that set bit 1 (HLT) of SBYCON to "1")) is executed.
If the HALT mode is released by reset due to the
RES pin input or overflow of the watchdog
timer, the CPU will perform the reset processing.
(2)
HOLD mode
When a high level is input to the HOLD pin after bit 5 (HOLD) of the peripheral control
register (PRPHCON) is set to "1", the mode will change to the HOLD mode after the
completion of the current instruction execution. Figure 3-3 shows the HOLD mode timing
diagram.
In the HOLD mode, the clock (CPUCLK) supply to the CPU is terminated, but the clock
(CPUCLK) is supplied to internal peripheral modules (TBC, general-purpose 8/16-bit
timers, serial ports, etc.) so their operation continues. However, operation of the watchdog
timer (WDT) is terminated. Because the CPU is halted, instructions are not executed.
Instruction execution stops at the beginning of the next instruction (following the instruction
that changed the mode to the HOLD mode).
If bus port functions (P0 to P4 set as secondary function outputs) are being used, the bus
will be released during the HOLD mode.
If an interrupt occurs during the HOLD mode, because instructions are not being executed,
interrupt processing will be suspended until the HOLD mode is released.
The HOLD mode is released when either a low level is input to the HOLD pin or the
RES
pin input causes a reset.
If a low level is input to the HOLD pin, instruction execution will resume starting from the
next instruction (following the instruction that changed the mode to the HOLD mode). When
an interrupt request occurs during the HOLD mode, if the interrupt is non-maskable, the
non-maskable interrupt will be processed immediately after the HOLD mode is released.
In the case of a maskable interrupt, if the corresponding interrupt enable flag (IE bit) and
the master interrupt enable flag (MIE in PSW) have been set to "1", the maskable interrupt
will be processed immediately after the HOLD mode is released. If multiple interrupt
requests are generated, they are processed in order of priority.
If the HOLD mode is released by reset due to the
RES pin input, the CPU will perform the
reset processing.
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