- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄378074 > PSD813F5 (意法半導(dǎo)體) Flash In-System Programmable ISP Peripherals For 8-bit MCUs PDF資料下載
參數(shù)資料
| 型號： | PSD813F5 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| 中文描述： | Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器 |
| 文件頁數(shù)： | 93/110頁 |
| 文件大?。?/td> | 1685K |
| 代理商： | PSD813F5 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁當(dāng)前第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁
93/110
PSD813F1
Table 58. WRITE Timing (3V devices)
Note: 1. Any input used to select an internal PSD function.
2. In multiplexed mode, latched address generated from ADIO delay to address output on any port.
3. WR has the same timing as E, LDS, UDS, WRL, and WRH signals.
4. Assuming data is stable before active WRITE signal.
5. Assuming WRITE is active before data becomes valid.
6. TWHAX2 is the address hold time for DPLD inputs that are used to generate Sector Select signals for internal PSD memory.
Table 59. Flash Program, WRITE and Erase Times (5V devices)
Symbol
Parameter
Note: 1. Programmed to all zero before erase.
2. The polling status, DQ7, is valid t
Q7VQV
time units before the data byte, DQ0-DQ7, is valid for reading.
Symbol
Parameter
Conditions
-15
-20
Unit
Min
Max
Min
Max
t
LVLX
ALE or AS Pulse Width
26
30
t
AVLX
Address Setup Time
(Note
1
)
10
12
ns
t
LXAX
Address Hold Time
(Note
1
)
12
14
ns
t
AVWL
Address Valid to Leading
Edge of WR
(Notes
1,3
)
20
25
ns
t
SLWL
CS Valid to Leading Edge of WR
(Note
3
)
20
25
ns
t
DVWH
WR Data Setup Time
(Note
3
)
45
50
ns
t
WHDX
WR Data Hold Time
(Note
3
)
8
10
ns
t
WLWH
WR Pulse Width
(Note
3
)
48
53
ns
t
WHAX1
Trailing Edge of WR to Address Invalid
(Note
3
)
12
17
ns
t
WHAX2
Trailing Edge of WR to DPLD Address Invalid
(Note
3,6
)
0
0
ns
t
WHPV
Trailing Edge of WR to Port Output
Valid Using I/O Port Data Register
(Note
3
)
45
50
ns
t
DVMV
Data Valid to Port Output Valid
Using Macrocell Register Preset/Clear
(Notes
3,5
)
90
100
ns
t
AVPV
Address Input Valid to Address
Output Delay
(Note
2
)
48
55
ns
t
WLMV
WR Valid to Port Output Valid Using
Macrocell Register Preset/Clear
(Notes
3,4
)
90
100
ns
Min.
Typ.
Max.
Unit
Flash Program
8.5
s
Flash Bulk Erase
1
(pre-programmed)
3
30
s
Flash Bulk Erase (not pre-programmed)
10
s
t
WHQV3
Sector Erase (pre-programmed)
1
30
s
t
WHQV2
Sector Erase (not pre-programmed)
2.2
s
t
WHQV1
Byte Program
14
1200
μs
Program / Erase Cycles (per Sector)
100,000
cycles
t
WHWLO
Sector Erase Time-Out
100
μs
t
Q7VQV
DQ7 Valid to Output (DQ7-DQ0) Valid (Data Polling)
2
30
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PSD813F2-12J | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| PSD813F2-12JI | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| PSD813F2-12JIT | Flash In-System Programmable ISP Peripherals For 8-bit MCUs |
| PSD813F2-12JT | Miniature Switch, High Precision |
| PSD813F2-15UIT | 500 MHz, 45 dB Linear-in-dB Variable Gain Amplifier; Package: TSSOP; No of Pins: 14; Temperature Range: Industrial |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PSD813F5-12JI | 制造商:WSI 功能描述: |
| PSD813F5-15JI | 制造商:WSI 功能描述: |
| PSD813F5-15U | 制造商:WSI 功能描述: 制造商:WSI 功能描述:1M X 1 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQFP64 |
| PSD813F5-90J | 制造商:WSI 功能描述: |
| PSD813F5-90U | 制造商:WSI 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。