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參數(shù)資料
| 型號(hào)： | SC2200UCL-300 |
| 廠商： | National Semiconductor Corporation |
| 元件分類： | 微處理器 |
| 英文描述： | Thin Client On a Chip |
| 中文描述： | 瘦客戶機(jī)片上 |
| 文件頁數(shù)： | 351/433頁 |
| 文件大小： | 3255K |
| 代理商： | SC2200UCL-300 |
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Revision 3.0
351
www.national.com
G
Video Processor Module
(Continued)
1:0
VID_SEL (Video Select).
Selects the source of the video data.
00: GX1 module.
10: VIP block.
01: Reserved.
11: Reserved.
The GX1 module’s video clock must be active at all times, regardless of the source of video input.
Offset 404h-407h
Reserved
Reset Value: 00000000h
Offset 408h-40Bh
Video Processor Test Mode Register (R/W)
Reset Value: 00000000h
31:0
Reserved.
Offset 40Ch-41Fh
Reserved
Offset 420h-423h
GenLock Register (R/W)
Reset Value: 00000000h
31:24
23
Reserved.
Must be set to 0.
0DD_TO (Odd Field Time Out).
Indicates CGENTO0 (F4BAR0+Memory Offset 43Ch[15:0]) has expired. This bit can be
reset by writing 1 to it.
EVEN_TO (Even Field Time Out).
Indicates CGENTO1 (F4BAR0+Memory Offset 43Ch[31:16]) has expired. This bit can
be reset by writing 1 to it.
Reserved.
Reserved.
Set to 0.
Reserved.
Set to 0.
Reserved.
Set to 0.
Reserved.
Set to 0.
GENLOCK_TOUT_EN (GenLock Timeout Enable).
0: Disable.
1: Enable timeout.
VIP_VSYNC_EDGE_SEL (VIP VSYNC Edge Select).
Selects which edge of the VSYNC signal should be synchronized
with VIP.
0: Rising edge.
1: Falling edge.
GX1_VSYNC_EDGE_SEL (GX1 VSYNC Edge Select).
Selects which edge of the VSYNC signal should be synchronized
with the GX1 module.
0: Rising edge.
1: Falling edge.
CT_GENLOCK_EN (Enable Continuous GenLock Function).
0: The continuous GenLock function is disabled.
1: Enable locking (i.e., synchronization) of the GX1 VSYNC with the VIP VSYNC on every VSYNC (i.e., continuous lock-
ing).
Note:
If bit 0 (SG_GENLOCK_EN) = 1, it overrides the value of this bit.
Note:
Reserved.
Set to 0.
22
21:9
8
7
6
5
4
3
2
1
0
Offset 424h-427h
GenLock Delay Register (R/W)
Reset Value: 00000000h
31:21
20:0
Reserved.
GENLOCK_DEL (GenLock Delay).
Indicates the delay (in 27 MHz clocks) between the VIP VSYNC and the GX1 module’s
Display Controller VSYNC.
Offset 428h-43Bh
Reserved
Offset 43Ch-43Fh
Continuous GenLock Timeout Register (R/W)
Reset Value: 1FFF1FFFh
31:16
15:0
CGENTO1 (Even Field Continuous GenLock Timeout).
CGENTO0 (Odd Field Continuous GenLock Timeout).
Table 6-7. F4BAR0+Memory Offset: Video Processor Configuration Registers (Continued)
Bit
Description
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