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參數(shù)資料
| 型號： | SC2200UCL-300 |
| 廠商： | National Semiconductor Corporation |
| 元件分類： | 微處理器 |
| 英文描述： | Thin Client On a Chip |
| 中文描述： | 瘦客戶機(jī)片上 |
| 文件頁數(shù)： | 63/433頁 |
| 文件大?。?/td> | 3255K |
| 代理商： | SC2200UCL-300 |
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Revision 3.0
63
www.national.com
G
Signal Definitions
(Continued)
TRDY#
B8
F1
I/O
Target Ready.
TRDY# is asserted to indicate
that the target agent is able to complete the
current data phase of the transaction. TRDY#
is used in conjunction with IRDY#. A data
phase is complete on any PCI clock in which
both TRDY# and IRDY# are sampled as
asserted. During a read, TRDY# indicates
that valid data is present on AD[31:0]. During
a write, it indicates that the target is prepared
to accept data. Wait cycles are inserted until
both IRDY# and TRDY# are asserted
together.
This signal is internally connected to a pull-
up resistor.
D13
STOP#
D9
G1
I/O
Target Stop.
STOP# is asserted to indicate
that the current target is requesting that the
master stop the current transaction. This sig-
nal is used with DEVSEL# to indicate retry,
disconnect, or target abort. If STOP# is sam-
pled active by the master, FRAME# is deas-
serted and the cycle is stopped within three
PCI clock cycles. As an input, STOP# can be
asserted in the following cases:
1)
If a PCI master tries to access memory
that has been locked by another master.
This condition is detected if FRAME#
and LOCK# are asserted during an
address phase.
2)
If the PCI write buffers are full or if a pre-
viously buffered cycle has not com-
pleted.
3)
On read cycles that cross cache line
boundaries. This is conditional based
upon the programming of GX1 module’s
PCI
Configuration
41h[1].
Register,
Index
This signal is internally connected to a pull-
up resistor.
D15
2.4.6
PCI Bus Interface Signals (Continued)
Signal Name
BalL No.
Type
Description
Mux
EBGA
TEPBGA
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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