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參數(shù)資料
| 型號(hào)： | SI3200-G-GSR |
| 廠商： | Silicon Laboratories Inc |
| 文件頁(yè)數(shù)： | 26/112頁(yè) |
| 文件大小： | 0K |
| 描述： | IC SLIC/CODEC 125V LINE 16SOIC |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 系列： | ProSLIC® |
| 功能： | 用戶線路接口概念（SLIC），CODEC |
| 接口： | GCI，PCM，SPI |
| 電路數(shù)： | 2 |
| 電源電壓： | 3.3V，5V |
| 電流 - 電源： | 110µA |
| 功率（瓦特）： | 941mW |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-SOIC（0.154"，3.90mm Width）裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 16-SOIC N |
| 包裝： | 帶卷 (TR) |
| 包括： | 電池切換，BORSCHT 功能，DTMF 生成和解碼，F(xiàn)SK 音調(diào)生成，調(diào)制解調(diào)器和傳真音調(diào)檢測(cè) |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)當(dāng)前第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)
Si3220/25 Si3200/02
20
Rev. 1.3
Not
Recommended
fo
r N
ew
D
esi
gn
s
Table 14. Switching Characteristics—GCI Highway Serial Interface
(VDD, VDD1 – VDD4 = 3.13 to 5.25 V, TA = 0 to 70 °C for K/F-Grade, –40 to 85 °C for B/G-Grade)
Figure 3. GCI Highway Interface Timing Diagram (2.048 MHz PCLK Mode)
Parameter1
Symbol
Test
Conditions
Min
Typ
Max
Units
PCLK Period (2.048 MHz PCLK Mode)
tp
—488
—
ns
PCLK Period (4.096 MHz PCLK Mode)
tp
—244
—
ns
FSYNC Period2
tfs
—125
—
s
PCLK Duty Cycle Tolerance
tdty
40
50
60
%
FSYNC Jitter Tolerance
tjitter
——
±120
ns
Rise Time, PCLK
tr
——
25
ns
Fall Time, PCLK
tf
——
25
ns
Delay Time, PCLK Rise to DTX Active
td1
——
20
ns
Delay Time, PCLK Rise to DTX Transition
td2
——
20
ns
Delay Time, PCLK Rise to DTX Tristate3
td3
——
20
ns
Setup Time, FSYNC Rise to PCLK Fall
tsu1
25
—
ns
Hold Time, PCLK Fall to FSYNC Fall
th1
20
—
ns
Setup Time, DRX Transition to PCLK Fall
tsu2
25
—
ns
Hold Time, PCLK Falling to DRX Transition
th2
20
—
ns
FSYNC Pulse Width
twfs
tp/2
—
ns
Notes:
1. All timing is referenced to the 50% level of the waveform. Input test levels are VIH = VO – 0.4 V, VIL = 0.4 V, rise and
fall times are referenced to the 20% and 80% levels of the waveform.
2. FSYNC source is assumed to be 8 kHz under all operating conditions.
3. Specification applies to PCLK fall to DTX tristate when that mode is selected.
tsu1
t
h1
t
p
t
r
t
f
t
h2
t
d3
t
d2
t
d1
PCLK
FSYNC
DRX
DTX
t
fs
t
su2
Frame 0,
Bit 0
Frame 0,
Bit 0
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參數(shù)描述 |
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