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參數(shù)資料
| 型號： | SI5369A-C-GQ |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 30/84頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK MULT JITTER ATTEN 100TQFP |
| 標準包裝： | 90 |
| 系列： | DSPLL® |
| 類型： | * |
| PLL： | 是 |
| 輸入： | LVCMOS |
| 輸出： | CML，CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 4:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.417GHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 1.71 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-TQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
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Si5369
36
Rev. 1.0
Reset value = 0010 1100
Register 19.
Bit
D7D6D5D4D3
D2D1D0
Name
FOS_EN
FOS_THR [1:0]
VALTIME [1:0]
LOCKT [2:0]
Type
R/W
Bit
Name
Function
7FOS_EN
FOS_EN.
Frequency offset enable globally disables FOS. See the individual FOS enables (FOS-
x_EN, register 139).
00: FOS disable
01: FOS enabled by FOSx_EN
6:5
FOS_THR [1:0]
FOS_THR [1:0].
Frequency Offset at which FOS is declared:
00: ± 11 to 12 ppm Stratum 3/3E compliant, with a Stratum 3/3E used for REFCLK.
01: ± 48 to 49 ppm (SMC).
10: ± 30 ppm SONET Minimum Clock (SMC), with a Stratum 3/3E used for REFCLK.
11: ± 200 ppm
4:3
VALTIME [1:0]
VALTIME [1:0].
Sets amount of time for input clock to be valid before the associated alarm is removed.
00: 2 ms
01: 100 ms
10: 200 ms
11: 13 s
2:0
LOCKT [2:0]
LOCKT [2:0].
Sets retrigger interval for one shot monitoring phase detector output. One shot is trig-
gered by phase slip in DSPLL. Refer to the Family Reference Manual for more details.
000: 106 ms
001: 53 ms
010: 26.5 ms
011: 13.3 ms
100: 6.6 ms
101: 3.3 ms
110: 1.66 ms
111: 833 s
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