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參數(shù)資料
| 型號： | SM3E-19.44M |
| 廠商： | Connor-Winfield |
| 文件頁數(shù)： | 4/36頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MOD TIMING 19.440MHZ STRAT 3E |
| 標準包裝： | 1 |
| 系列： | SM3 |
| 類型： | 定時模塊，系統(tǒng)時鐘 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，ADM，DSLAM，SONET/SDH，Stratum，TDM |
| 輸入： | LVCMOS |
| 輸出： | LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 8:3 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 19.44MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 通孔 |
| 封裝/外殼： | 32-DIP 模塊 |
| 包裝： | 管件 |
| 其它名稱： | CW643 SM3E 19.44M SM3E19.44M |
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SM3E Data Sheet #:
TM054
Page 12 of 36 Rev: 04 Date: 01/26/11
Copyright 2011 The Connor-Winfield Corp. All Rights Reserved
Specifications subject to change without notice
Register Descriptions and Operation
Chip_ID_low, 0x00 (R)
Bit7~Bit0
LowbyteofchipID:0x11
Chip_ID_High, 0x01 (R)
Bit7~Bit0
HighbyteofchipID:0x30
Chip_Revision, 0x02 (R)
Bit7~Bit0
Chiprevisionnumber:0x05
Bandwidth_PBO, 0x03 (R/W)
Bit7~Bit5
Bit4
Bit3~Bit0
Reserved
PhaseBuild-outOption:
BandwidthSelectioninHz:
1:Enable
0000:0.00084
0:Disable
0001:0.0016
Default:1
0010:0.0032
0011:0.0063
0100:0.012
0101:0.025
0110:0.049
0111:0.098(ResetDefault)
1000:0.20
1001:0.39
1010:0.78
1011-1111:1.6
BITS 3 - 0 select the phase lock loop bandwidth in Hertz. The reset default is 0.098 Hz. Bit 4 enables or disables phase
build-out for active reference phase hits. Phase build-out operation requires register access operation of the device.
Ctl_Mode, 0x04 (R/W)
Bit7~Bit6Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
Reserved
Default:0
M/SOutput
BITSClock
HMRef:
Active
Reserved
Pulsewidth
Output
0:Registercontrol
Reference
control:
Frequency:
ofopmode/ref
Selection:
0:50%
1:1.544MHz
(Willalways
1:Manual
1:Controlledby 0:2.048MHz
be0)
0:Automatic
FR_Pulse_Width
(readonly)
Default:1
register
Default:0
When bit 1 is reset (automatic reference and mode selection), Bits 3 - 0 of the Op_Mode register become
read-only. The power-up default for Bit 1 = 1 for manual reference selection and default for Bit 4 = 0 for 50% duty
cycle on M/S Output.
When the device is in slave mode, it will lock to the M/S REF, independent of the values written to BITS 3 - 0
of the Op_mode register. The operational mode and reference selection written to Bits 3 - 0 while in slave mode will,
however, take effect when the device is made the master.
When bit 1 of the Ctl_Mode register is reset (automatic reference and mode selection) and the device is in
master mode,
BITS 3 - 0 of the Op_Mode register become read-only.
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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