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參數資料
| 型號： | T7256A |
| 英文描述： | Compliance with the New ETSI PSD Requirement |
| 中文描述： | 符合新的ETSI PSD的要求 |
| 文件頁數： | 41/116頁 |
| 文件大?。?/td> | 1056K |
| 代理商： | T7256A |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁當前第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁
Data Sheet
January 1998
T7256 Single-Chip NT1 (SCNT1) Transceiver
Lucent Technologies Inc.
37
Microprocessor Interface Description
(continued)
Registers
(continued)
Table 23. Maintenance Interrupt Register (Address 17h)
These bits are cleared during RESET.
Table 24. Maintenance Interrupt Mask Register (Address 18h)
Reg
MIR0
R/W
R
Bit 7
—
Bit 6
—
Bit 5
—
Bit 4
—
Bit 3
—
Bit 2
EMINT
Bit 1
ILINT
Bit 0
QMINT
Register
MIR0
Bit
0
Symbol
QMINT
Name/Description
Quiet Mode Interrupt.
Activates (set to 1) when the ANSI maintenance
state machine detects a request on the OPTOIN pin for the device to en-
ter the quiet mode. Bit is cleared on read.
0—No quiet mode request.
1—Quiet mode requested.
Insertion Loss Interrupt.
Activates (set to 1) when the ANSI mainte-
nance state machine has detected a request on the OPTOIN pin for the
device to transmit the SN1 tone on the U-interface. Bit is cleared on read.
0—No SN1 tone request.
1—SN1 tone requested.
Exit Maintenance Mode Interrupt.
Activates (set to 1) when the ANSI
maintenance state machine detects a request on the OPTOIN pin for the
device to exit the current maintenance mode. Bit is cleared on read.
0—No exit request.
1—Exit requested.
MIR0
1
ILINT
MIR0
2
EMINT
Reg
MIR1
Default State on RESET
R/W
R/W
Bit 7
—
—
Bit 6
—
—
Bit 5
—
—
Bit 4
—
—
Bit 3
—
—
Bit 2
EMINTM
1
Bit 1
ILINTM
1
Bit 0
QMINTM
1
Register
MIR1
Bit
0
Symbol
QMINTM
Name/Description
Quiet Mode Interrupt Mask.
0—QMINT interrupt enabled.
1—QMINT interrupt disabled (default).
Insertion Loss Interrupt Mask.
0—ILINT interrupt enabled.
1—ILINT interrupt disabled (default).
Exit Maintenance Mode Interrupt Mask.
0—EMINT interrupt enabled.
1—EMINT interrupt disabled (default).
MIR1
1
ILINTM
MIR1
2
EMINTM
相關PDF資料 |
PDF描述 |
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