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參數(shù)資料
| 型號： | TMS320C10-14 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Digital Signal Processors(280ns指令周期，分離的程序和數(shù)據(jù)總線，外部輪詢中斷的DSP) |
| 中文描述： | 數(shù)字信號處理器（280ns指令周期，分離的程序和數(shù)據(jù)總線，外部輪詢中斷的數(shù)字信號處理器） |
| 文件頁數(shù)： | 91/139頁 |
| 文件大?。?/td> | 1478K |
| 代理商： | TMS320C10-14 |
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TMS320C16
DIGITAL SIGNAL PROCESSOR
SPRS009C–JANUARY 1987–REVISED JULY 1991
POST OFFICE BOX 1443
HOUSTON, TEXAS 77001
91
In addition to the above timings, t
v
must be taken into account. t
v
is the time that the data bus is
guaranteed to be held after the rising edge of MWE or IOWE. In other
′
C1x devices, the value of t
v
was
referenced to CLKOUT
↓
and not WE
↑
(see Figure 12). For the
′
C16, t
v
is a minimum of 5 ns. This implies
that MWE and IOWE must be tied directly to the external device. If required, decode logic must be added
to an input other than the read/write input — for example, the chip select on SRAMs. If the external device
does not have two inputs, then transparent latches must be added to extend the time data is held on the
data bus. These latches must be off the bus prior to the next instruction (see Figure 12).
CLKOUT
MWE or IOWE
D15-D0
tv
td10
Figure 12.
where:
t
v
= 5 ns (min)
t
d10
= 15 ns (max)
There is a potential for bus conflict on the prefetch and execution of a TBLW or an OUT instruction. Figure 13
details the timings to be considered. In addition to the timings for the
′
C16, timing definitions for interface are
also included.
tdmemh
CLKOUT
MEN
CE
D15-D0
Memory Driven Data
D15-D0
DSP Driven Data
tddeco
td9(MEN)
tconf
TBLW or OUT Execution
Dummy Prefetch Cycle
Figure 13.
where:
相關(guān)PDF資料 |
PDF描述 |
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