參數(shù)資料
型號(hào)： TMS320C10-25
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Digital Signal Processors(160ns指令周期，分離的程序和數(shù)據(jù)總線，外部輪詢中斷的DSP)
中文描述： 數(shù)字信號(hào)處理器（160ns指令周期，分離的程序和數(shù)據(jù)總線，外部輪詢中斷的數(shù)字信號(hào)處理器）
文件頁(yè)數(shù)： 106/139頁(yè)
文件大?。?/td> 1478K
代理商： TMS320C10-25
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TMS320C17, TMS320E17, TMS320P17
DIGITAL SIGNAL PROCESSORS
SPRS009C–JANUARY 1987–REVISED JULY 1991
POST OFFICE BOX 1443
HOUSTON, TEXAS 77001
106
SERIAL PORT TIMING
switching characteristics over recommended operating conditions
PARAMETER
MIN
NOM
MAX
UNIT
td(CH-FR)
td(DX1-XL)
td(DX2-XL)
th(DX)
Internal framing (FR) delay from SCLK rising edge
70
ns
DX bit 1 valid before SCLK falling edge
20
ns
DX bit 2 valid before SCLK falling edge
20
ns
DX hold time after SCLK falling edge
tc(SCLK)/2
ns
timing requirements over recommended operating conditions
MIN
390
NOM
MAX
4770
30
30
UNIT
ns
tc(SCLK)
tf(SCLK)
tr(SCLK)
tw(SCLKL)
tw(SCLKH)
tsu(FS)
tsu(DR)
th(DR)
Values derived from characterization data and not tested.
NOTES:17. Minimum cycle time is 2tc(C) where tc(C) is CLKOUT cycle time.
18. The duty cycle of the serial port clock must be within 45 to 55 percent.
Serial port clock (SCLK) cycle time (see Note 17)
Serial port clock (SCLK) fall time
ns
Serial port clock (SCLK) rise time
ns
Serial port clock (SCLK) low-pulse duration (see Note 17)
185
2500
ns
Serial port clock (SCLK) high-pulse duration (see Note 17)
185
2500
ns
FSX/FSR setup time before SCLK falling edge
100
ns
DR setup time before SCLK falling edge
20
ns
DR hold time after SCLK falling edge
20
ns
COPROCESSOR INTERFACE TIMING
switching characteristics over recommended operating conditions
PARAMETER
MIN
NOM
MAX
UNIT
td(R-A)
td(W-A)
ta(RD)
th(RD)
RD low to TBLF high
75
75
ns
WR low to RBLE high
ns
RD low to data valid
80
ns
Data hold time after RD high
25
ns
timing requirements over recommended operating conditions
MIN
NOM
MAX
UNIT
th(HL)
tsu(HL)
tsu(WR)
th(WR)
tw(RDL)
tw(WRL)
HI/LO hold time after WR or RD high
25
ns
HI/LO setup time after WR or RD low
40
ns
Data setup time prior to WR high
30
ns
Data hold time after WR high
25
ns
RD low-pulse duration
80
ns
WR low-pulse duration
60
ns
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PDF描述
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