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參數(shù)資料
| 型號： | TMS320DM365ZCE21 |
| 廠商： | Texas Instruments |
| 文件頁數(shù)： | 202/210頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DIGITAL MEDIA SOC 338NFBGA |
| 標準包裝： | 160 |
| 系列： | TMS320DM3x, DaVinci™ |
| 類型： | 數(shù)字媒體片內(nèi)系統(tǒng)（DMSoC） |
| 接口： | EBI/EMI，以太網(wǎng)，I²C，McBSP，SPI，UART，USB |
| 時鐘速率： | 216MHz |
| 非易失內(nèi)存： | ROM（16 kB） |
| 芯片上RAM： | 56kB |
| 電壓 - 輸入/輸出： | 1.8V，3.3V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 338-LFBGA |
| 供應商設備封裝： | 338-NFBGA（13x13） |
| 包裝： | 托盤 |
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SPRS457E
– MARCH 2009 – REVISED JUNE 2011
Up to four in-flight transfer requests (TR)
Programmable priority level
Supports two dimensional transfers with independent indexes on source and destination (EDMA
Channel Controller manages the 3rd dimension)
Support for increment and constant addressing modes
Interrupt and error support
Parameter RAM: Each EDMA is specified by an eight word (32-byte) parameter table contained in
Parameter RAM (PaRAM) within the CC. The device provides 256 PaRAM entries, one for each of the 64
DMA channels and for 8 QDMA / Linked DMA entries.
DMA Channels: Can be triggered by: " External events (for example, McBSP TX Evt and RX Evt), "
Software writing a '1' to the given bit location, or channel, of the Event Set register, or, " Chaining to other
DMAs.
QDMA: The Quick DMA (QDMA) function is contained within the CC. The device implements 8 QDMA
channels. Each QDMA channel has a selectable PaRAM entry used to specify the transfer. A QDMA
transfer is submitted immediately upon writing of the "trigger" parameter (as opposed to the occurrence of
an event as with EDMA). The QDMA parameter RAM may be written by any Config bus master through
the Config Bus and by DMAs through the Config Bus bridge.
QDMA Channels: Triggered by a configuration bus write to a designated 'QDMA trigger word'. QDMAs
allow a minimum number of linear writes (optimized for GEM IDMA feature) to be issued to the CC to
force a series of transfers to take place.
6.9.1
EDMA Channel Synchronization Events
The EDMA supports up to 64 EDMA channels which service peripheral devices and external memory.
Table 6-16 lists the source of EDMA synchronization events associated with each of the programmable
EDMA channels. For the device, the association of an event to a channel is fixed; each of the EDMA
channels has one specific event associated with it. These specific events are captured in the EDMA event
registers (ER, ERH) even if the events are disabled by the EDMA event enable registers (EER, EERH).
For more detailed information on the EDMA module and how EDMA events are enabled, captured,
processed, linked, chained, and cleared, etc., see the Document Support section for the Enhanced Direct
Memory Access (EDMA) Controller Reference Guide.
Table 6-16. EDMA Channel Synchronization Events(1) (2)
EDMA
EVENT NAME
EVENT DESCRIPTION
CHANNEL
0
TIMER3: TEVT6
Timer 3 Interrupt (TEVT6) Event
1
TIMER3 TEVT7
Timer 3 Interrupt (TEVT7) Event
McBSP: XEVT or
2
McBSP Transmit Event or Voice Codec Transmit Event
VoiceCodec : VCREVT
McBSP :REVT or
3
McBSP Receive Event or Voice Codec Receive Event
VoiceCodec : VCREVT
4
VPSS: EVT1
VPSS Event 1
5
VPSS: EVT2
VPSS Event 2
6
VPSS: EVT3
VPSS Event 3
7
VPSS: EVT4
VPSS Event 4
8
TIMER2: TEVT4
Timer 2 interrupt (TEVT4) Event
(1)
In addition to the events shown in this table, each of the 64 channels can also be synchronized with the transfer completion or
intermediate transfer completion events. For more detailed information on EDMA event-transfer chaining, see the Document Support
section for the Enhanced Direct Memory Access (EDMA) Controller Reference Guide.
(2)
The total number of EDMA events exceeds 64, which is the maximum value of the EDMA module. Therefore, several events are
multiplexed and you must use the register EDMA_EVTMUX in the System Control Module to select the event source for multiplexed
events. Refer to the TMS320DM36x DMSoC ARM Subsystem Reference Guide (literature number SPRUFG5) for more information on
the System Control Module register EDMA_EVTMUX.
Copyright
2009–2011, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
91
Product Folder Link(s): TMS320DM365
相關PDF資料 |
PDF描述 |
|---|---|
| TAJW156K020RNJ | CAP TANT 15UF 20V 10% 2312 |
| RCB110DHFT | CONN EDGECARD 220POS .050 SMD |
| TAJW156K016RNJ | CAP TANT 15UF 16V 10% 2312 |
| ESC25DTEN | CONN EDGECARD 50POS .100 EYELET |
| SA56004CDP,118 | IC TEMP SENSOR 8-TSSOP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| TMS320DM365ZCE27 | 功能描述:處理器 - 專門應用 Dig Media System- on-Chip RoHS:否 制造商:Freescale Semiconductor 類型:Multimedia Applications 核心:ARM Cortex A9 處理器系列:i.MX6 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:1 GHz 指令/數(shù)據(jù)緩存: 數(shù)據(jù) RAM 大小:128 KB 數(shù)據(jù) ROM 大小: 工作電源電壓: 最大工作溫度:+ 95 C 安裝風格:SMD/SMT 封裝 / 箱體:MAPBGA-432 |
| TMS320DM365ZCE30 | 功能描述:處理器 - 專門應用 Dig Media System- on-Chip RoHS:否 制造商:Freescale Semiconductor 類型:Multimedia Applications 核心:ARM Cortex A9 處理器系列:i.MX6 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:1 GHz 指令/數(shù)據(jù)緩存: 數(shù)據(jù) RAM 大小:128 KB 數(shù)據(jù) ROM 大小: 工作電源電壓: 最大工作溫度:+ 95 C 安裝風格:SMD/SMT 封裝 / 箱體:MAPBGA-432 |
| TMS320DM365ZCED30 | 功能描述:處理器 - 專門應用 Digital Media SOC RoHS:否 制造商:Freescale Semiconductor 類型:Multimedia Applications 核心:ARM Cortex A9 處理器系列:i.MX6 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:1 GHz 指令/數(shù)據(jù)緩存: 數(shù)據(jù) RAM 大小:128 KB 數(shù)據(jù) ROM 大小: 工作電源電壓: 最大工作溫度:+ 95 C 安裝風格:SMD/SMT 封裝 / 箱體:MAPBGA-432 |
| TMS320DM365ZCEF | 功能描述:處理器 - 專門應用 Dig Media System- on-Chip RoHS:否 制造商:Freescale Semiconductor 類型:Multimedia Applications 核心:ARM Cortex A9 處理器系列:i.MX6 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:1 GHz 指令/數(shù)據(jù)緩存: 數(shù)據(jù) RAM 大小:128 KB 數(shù)據(jù) ROM 大小: 工作電源電壓: 最大工作溫度:+ 95 C 安裝風格:SMD/SMT 封裝 / 箱體:MAPBGA-432 |
| TMS320DM367ZCED | 制造商:Texas Instruments 功能描述:TMS320DM367ZCEF |
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