參數(shù)資料
型號(hào)： TMX320C6474ZUN
廠商： TEXAS INSTRUMENTS INC
元件分類： 消費(fèi)家電
英文描述： SPECIALTY CONSUMER CIRCUIT, PBGA561
封裝： 23 X 23 MM, ROHS COMPLIANT, PLASTIC, FCBGA-561
文件頁(yè)數(shù)： 42/204頁(yè)
文件大小： 2220K
代理商： TMX320C6474ZUN
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7.11 Multichannel Buffered Serial Port (McBSP)
7.11.1 McBSP Device-Specific Information
7.11.2 McBSP Peripheral Register Descriptions
TMS320C6474
Multicore Digital Signal Processor
SPRS552 – OCTOBER 2008
www.ti.com
The McBSP provides these functions:
Full-duplex communication
Double-buffered data registers, which allow a continuous data stream
Independent framing and clocking for receive and transmit
Direct interface to industry-standard codecs, analog interface chips (AICs), and other serially
connected analog-to-digital (A/D) and digital-to-analog (D/A) devices
External shift clock or an internal, programmable frequency shift clock for data transfer
For more detailed information on the McBSP peripheral, see the TMS320C6474 DSP Multichannel
Buffered Serial Port (McBSP) Reference Guide (literature number SPRUG17).
The CLKS signal for MCBSP0 and MCBSP1 can be sourced from an external pin or by PLL Controller 1.
For details, see Section 7.7. If the clock from the PLL Controller 1 is used, the clock is shared between the
two McBSPs.
The memory map of the McBSP 0 registers is shown in Table 7-39.
Table 7-39. McBSP 0 Registers
HEX ADDRESS
ACRONYM
REGISTER NAME
028C 0000
DRR0
McBSP0 Data Receive Register via Configuration Bus.
Note: The CPU and EDMA3 controller can only read this register; they can not
write to it.
3000 0000
DRR0
McBSP0 Data Receive Register via EDMA3 Bus
028C 0004
DXR0
McBSP0 Data Transmit Register via Configuration Bus
3000 0010
DXR0
McBSP0 Data Transmit register via EDMA bus
028C 0008
SPCR0
McBSP0 Serial Port Control Register
028C 000C
RCR0
McBSP0 Receive Control Register
028C 0010
XCR0
McBSP0 Transmit Control Register
028C 0014
SRGR0
McBSP0 Sample Rate Generator Register
028C 0018
MCR0
McBSP0 Multichannel Control Register
028C 001C
RCERE00
McBSP0 Enhanced Receive Channel Enable Register 0 Partition A/B
028C 0020
XCERE00
McBSP0 Enhanced Transmit Channel Enable Register 0 Partition A/B
028C 0024
PCR0
McBSP0 Pin Control Register
028C 0028
RCERE10
McBSP0 Enhanced Receive Channel Enable Register 0 Partition C/D
028C 002C
XCERE10
McBSP0 Enhanced Transmit Channel Enable Register 0 Partition C/D
028C 0030
RCERE20
McBSP0 Enhanced Receive Channel Enable Register 0 Partition E/F
028C 0034
XCERE20
McBSP0 Enhanced Transmit Channel Enable Register 0 Partition E/F
028C 0038
RCERE30
McBSP0 Enhanced Receive Channel Enable Register 0 Partition G/H
028C 003C
XCERE30
McBSP0 Enhanced Transmit Channel Enable Register 0 Partition G/H
028C 0040 - 028C 00FF
-
Reserved
The memory map of the McBSP 1 registers is shown in Table 7-40.
Peripheral Information and Electrical Specifications
136
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