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參數(shù)資料
| 型號： | UPD17072 |
| 廠商： | NEC Corp. |
| 英文描述： | 4-BIT SINGLE-CHIP MICROCONTROLLER WITH HARDWARE FOR DIGITAL TUNING SYSTEM |
| 中文描述： | 4位單芯片的數(shù)字調(diào)諧系統(tǒng)硬件單片機 |
| 文件頁數(shù)： | 137/226頁 |
| 文件大?。?/td> | 1250K |
| 代理商： | UPD17072 |
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μ
PD17072,17073
137
15.4.3
As shown in Figure 15-8, the charge pump outputs the UP and DOWN request signals from the phase comparator
to the error out pin (EO).
Therefore, the relations among the outputs of the error out pins, divided frequency f
N
, and reference frequency
f
r
are as follows:
Charge pump
When f
r
> f
N
: Low-level output
When f
r
< f
N
: High-level output
When f
r
= f
N
: Floating
15.4.4 Unlock FF
As shown in Figure 15-8, the unlock FF detects the unlock status of the PLL frequency synthesizer in response
to the UP or DOWN request signal output from the phase comparator.
In the unlock status, either one of the UP or DOWN request signals goes low. Therefore, the unlock status can
be detected when one of the request signals has gone low.
In the unlock status, the unlock FF is set to 1.
The status of the unlock FF is detected by the PLL unlock FF register. Figure 15-10 shows the configuration and
function of the PLL unlock FF register.
The unlock FF is set at the cycle of the selected reference frequency f
r
.
The unlock FF is reset when the contents of the PLL unlock FF register is read by the instruction shown in Table
15-2 (Read & Reset).
Therefore, the unlock FF must be detected at a cycle longer than the cycle of the reference frequency f
r
(which
is 1/f
r
).
The delay of the up and down request signals of the phase comparator is fixed to about 1
μ
s.
Figure 15-10. Configuration of PLL Unlock FF Register
Remark
U: Undefined
R: Retained
Name
Flag symbol
Address
Read/
Write
PLL unlock FF register
(BANK1)
6DH
R &
Reset
P
L
L
U
L
0
Detects unlock FF status
b
3
b
2
b
1
b
0
0
1
0
0
0
U
R
Power-ON
Clock stop
CE
Unlock FF = 0: PLL lock status
Fixed to "0"
0
0
R
Unlock FF = 1: PLL unlock status
At
reset
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