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參數(shù)資料
| 型號： | UPD703217 |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 348/757頁 |
| 文件大?。?/td> | 4410K |
| 代理商： | UPD703217 |
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CHAPTER 7 16-BIT TIMER/EVENT COUNTERS 00 TO 05
User
’
s Manual U15862EJ3V0UD
348
(8) Timer operation
(a) CR0n1 register capture
Even if 16-bit timer counter 0n (TM0n) is read, the read data cannot be captured into 16-bit timer
capture/compare register 0n1 (CR0n1).
(b) TI0n0, TI0n1 pin acknowledgement
Regardless of the CPU
’
s operation mode, if the timer is stopped, signals input to the TI0n0 and TI0n1 pins
are not acknowledged.
(c) One-shot pulse output (16-bit timer/event counters 00, 01, 04, and 05 only)
One-shot pulse output operates normally in either the free-running mode or the mode in which clear &
start occurs on the valid edge of the TI0k0 pin. Because no overflow occurs in the mode in which clear &
start occurs upon match between the TM0m register and the CR0m0 register, one-shot pulse output is not
possible.
Remark
n = 0 to 5
m = 0, 1, 4, 5
k = 4, 5
(9) Capture operation
(a) If valid edge of TI0n0 is specified for count clock
If the valid edge of TI0n0 is specified for the count clock, the capture register that specified TI0n0 as the
trigger does not operate normally.
(b) If both rising and falling edges are selected for valid edge of TI0n0
If both the rising and falling edges are selected for the valid edge of TI0n0, capture operation is not
performed.
(c) To ensure that signals from TI0n1 and TI0n0 are correctly captured
For the capture trigger to capture the signals from TI0n1 and TI0n0 correctly, a pulse longer than two of
the count clocks selected by prescaler mode register 0n (PRM0n) is required.
(d) Interrupt request input
Although a capture operation is performed at the falling edge of the count clock, an interrupt request
signal (INTTM0n0, INTTM0n1) is generated at the rising edge of the next count clock.
Remark
n = 0 to 5
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