參數(shù)資料
型號: UPD75518GF
廠商: NEC Corp.
英文描述: CAT5E PATCH CABLES SNAGLESS, RED 3 FT
中文描述: 4位單片機
文件頁數(shù): 101/180頁
文件大?。?/td> 1595K
代理商: UPD75518GF
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101
μ
PD75518(A)
The SO0 pin becomes a CMOS output and outputs the state of the SO0 latch. So the output state of
the SO0 pin can be manipulated by setting the RELT bit and CMDT bit.
However, this manipulation must not be performed during serial transfer.
The output state of the SCK0 pin can be controlled by manipulating the P01 output latch in the output
mode (internal system clock mode). (See
Section 4.8.7
.)
(b) Switching between MSB and LSB as the first transfer bit
The three-wire serial I/O mode has a function that can switch between the MSB and LSB as the first
bit of transfer.
Fig. 4-45 shows the configuration of shift register 0 (SIO0) and internal bus. As shown in Fig. 4-45,
read or write operation can be performed by switching between the MSB and LSB.
This switching can be specified using bit 2 of serial operation mode register 0 (CSIM0).
Fig. 4-45 Transfer Bit Switching Circuit
The first bit is switched by changing the order of data bits written to shift register 0 (SIO0). The shift
operation order of SIO0 is always the same.
Accordingly, the first bit must be switched between the MSB and LSB before writing data to the shift
register 0.
SCK0
7
6
Internal bus
1
0
LSB first
MSB first
SI0
D
Q
SO0
Read/write gate
Shift resister 0 (SIO0)
SO0 latch
Read/write gate
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PDF描述
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