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參數(shù)資料
| 型號： | UPD75518GF |
| 廠商： | NEC Corp. |
| 英文描述： | CAT5E PATCH CABLES SNAGLESS, RED 3 FT |
| 中文描述： | 4位單片機(jī) |
| 文件頁數(shù)： | 67/180頁 |
| 文件大?。?/td> | 1595K |
| 代理商： | UPD75518GF |
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67
μ
PD75518(A)
4.5 CLOCK TIMER
(1) Clock timer
The
μ
PD75518(A) contains one channel for a clock timer. Fig. 4-22 shows the configuration of the timer.
(2) Clock timer functions
(a) The clock timer sets the test flag (IRQW) every 0.5 seconds.
The standby mode can be released with IRQW.
(b) Either the main system clock or subsystem clock can produce 0.5-second intervals.
(c) The fast-forward mode produces an interval 128 times faster (3.91 ms), which is useful for program
debugging and testing.
(d) A fixed frequency (2.048 kHz) can be output to the P23/BUZ pin, so that it can be used for sounding
the buzzer and system clock frequency trimming.
(e) The frequency divider can be cleared, so the clock can start from zero seconds.
Caution
When the main system clock operates at 6.0 MHz, a time interval of 0.5 s cannot be produced.
Before producing this time interval, the main system clock must be changed to the subsystem
clock.
Fig. 4-22 Block Diagram of the Clock Timer
Remark
The values in parentheses indicates are for f
X
= 4.194304 MHz and f
XT
= 32.768 kHz
P23/BUZ
Internal bus
8
From the
clock
generator
X
128
(32.768 kHz)
f
XT
(32.768 kHz)
Selector
Frequency divider
Selector
INTW
IRQW
set signal
2 Hz
0.5 sec
WM7
0
0
0
0
WM2
WM1
WM0
P23 output
latch
Bit 2 of PMGB
PORT2.3
Output buffer
Clear signal
f
W
(32.768 kHz)
Port 2 input/
output mode
WM
f
W
2
7
(256 Hz: 3.91 ms)
f
W
2
14
f
W
16
(2.048 kHz)
相關(guān)PDF資料 |
PDF描述 |
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| UPD7554AG-603-E2 | 制造商:Renesas Electronics Corporation 功能描述: |
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