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參數(shù)資料
| 型號： | UPD75518GFA |
| 廠商： | NEC Corp. |
| 英文描述： | 4 BIT SINGLE-CHIP MICROCOMPUTER |
| 中文描述： | 4位單片機 |
| 文件頁數(shù)： | 116/180頁 |
| 文件大小： | 1595K |
| 代理商： | UPD75518GFA |
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116
μ
PD75518(A)
(2) Three-wire serial I/O mode operations
The three-wire serial I/O mode is compatible with other modes used in the 75X series,
μ
PD7500 series,
and 78K series. This mode is set by setting CSIE1 to 1.
Communication is performed using three lines: Serial clock (SCK1), serial output (SO1), and serial input
(SI1).
The three-wire serial I/O mode transfers data with eight bits as one block. Data is transferred bit by bit
in phase with the serial clock.
Shift register 1 performs shift operation on the falling edge of the serial clock (SCK1). Transmit data is
latched on the SO1 latch, and is output on the SO1 pin. Receive data applied to the SI1 pin is latched in
the shift register 1 on the rising edge of SCK1.
When eight bits have been transferred, operation of shift register 1 automatically terminates setting the
serial transfer end flag (EOT).
Setting the serial transfer and flag (EOT) cannot release the standby function.
Fig. 4-56 Timing of the Three-Wire Serial I/O Mode
Example
To transfer the RAM data specified by the HL register pair to SIO1, load the SIO1 data to the
accumulator, and start serial transfer:
MOV
XA, @HL
; Fetch transmit data from RAM
SEL
MB15
; or CLR1 MBE
XCH
XA, SIO1
; Exchange transmit data and receive data, and start transfer
SCK1
SI1
EOT
1
SO1
2
3
4
5
6
7
8
DI0
DO0
DI1
DO1
DI2
DO2
DI3
DO3
DI4
DO4
DI5
DO5
DI6
DO6
DI7
DO7
Transfer is started in phase with falling edge of SCK1.
Execution of instruction that writes data to SIO1 (Transfer start request)
Completion of transfer
相關(guān)PDF資料 |
PDF描述 |
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