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參數(shù)資料
| 型號(hào)： | UPD780957GC(A) |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-Bit Single-Chip Microcontrollers |
| 中文描述： | 8位單芯片微控制器 |
| 文件頁(yè)數(shù)： | 43/326頁(yè) |
| 文件大?。?/td> | 2302K |
| 代理商： | UPD780957GC(A) |
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CHAPTER 2 PIN FUNCTIONS
User’s Manual U13655EJ2V1UD
43
(b) Control mode
In this mode, P90 to P95 function as the LCD controller’s segment signal outputs.
Whether P90 to P95 function as an I/O port pin or a segment signal output can be specified by setting port
function control register 9 (PF9).
S24 to S29
LCD controller’s segment signal output pins.
(10) RESET
This is the low-level active system reset input pin. Connection of an internal pull-up resistor can be specified by a
mask option.
(11) CL1 and CL2
These are the resistor (R) and capacitor (C) connection pins for main system clock oscillation.
(12) XT1 and XT2
These are the crystal resonator connection pins for subsystem clock 1 oscillation.
(13) XT3 and XT4
These are the crystal resonator connection pins for subsystem clock 2 oscillation.
When inputting an external clock, input it to XT3 and input its inverted signal to XT4.
(14) V
DD0
and V
DD1
V
DD0
is the positive power supply pin for ports.
V
DD1
is the positive power supply pin for other than ports.
(15) V
SS0
and V
SS1
V
SS0
is the ground potential pin for ports.
V
SS1
is the ground potential pin for other than ports.
(16) WDTOUT
This is the watchdog timer overflow output pin.
(17) CAPH
This is a capacitor connection pin for the LCD controller’s power supply.
(18) CAPL
This is a capacitor connection pin for the LCD controller’s power supply.
Figure 2-1. Recommended Connection Example of CAPH and CAPL (3-Time Division Bias Mode)
PD780958(A)
CAPH
CAPL
0.47 F
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PDF描述 |
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參數(shù)描述 |
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