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參數(shù)資料
| 型號： | XA2C128-7VQG100I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 13/16頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CPLD 128MCELL 80 I/O 100VQFP |
| 產品培訓模塊： | CoolRunner-II CPLD Starter Kit |
| 標準包裝： | 90 |
| 系列： | CoolRunner II |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 7.0ns |
| 電壓電源 - 內部： | 1.7 V ~ 1.9 V |
| 邏輯元件/邏輯塊數(shù)目： | 8 |
| 宏單元數(shù)： | 128 |
| 門數(shù)： | 3000 |
| 輸入/輸出數(shù)： | 80 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-TQFP |
| 供應商設備封裝： | 100-VQFP（14x14） |
| 包裝： | 托盤 |
XA2C128 CoolRunner-II Automotive CPLD
DS554 (v1.2) June 9, 2009
Product Specification
6
R
TSU1
Setup time fast (single p-term)
3.0
-
3.0
-
ns
TSU2
Setup time (OR array)
3.5
-
3.5
-
ns
THD
Direct input register hold time
0.0
-
0.0
-
ns
TH
Hold time (Or array or p-term)
0.0
-
0.0
-
ns
TCO
Clock to output
-
5.4
-
5.4
ns
FTOGGLE(1)
Internal toggle rate
-
300
-
300
MHz
FSYSTEM1(2)
Maximum system frequency
-
152
-
152
MHz
FSYSTEM2(2)
Maximum system frequency
-
141
-
141
MHz
FEXT1(3)
Maximum external frequency
-
119
-
119
MHz
FEXT2(3)
Maximum external frequency
-
112
-
112
MHz
TPSUD
Direct input register p-term clock setup time
3.1
-
3.1
-
ns
TPSU1
P-term clock setup time (single p-term)
1.5
-
1.5
-
ns
TPSU2
P-term clock setup time (OR array)
2.0
-
2.0
-
ns
TPHD
Direct input register p-term clock hold time
0.2
-
0.2
-
ns
TPH
P-term clock hold
1.0
-
1.0
-
ns
TPCO
P-term clock to output
-
7.3
-
7.3
ns
TOE/TOD
Global OE to output enable/disable
-
7.5
-
7.5
ns
TPOE/TPOD
P-term OE to output enable/disable
-
8.5
-
8.5
ns
TMOE/TMOD
Macrocell driven OE to output enable/disable
-
9.9
-
9.9
ns
TPAO
P-term set/reset to output valid
-
8.1
-
8.1
ns
TAO
Global set/reset to output valid
-
7.6
-
7.6
ns
TSUEC
Register clock enable setup time
3.5
-
3.5
-
ns
THEC
Register clock enable hold time
0.0
-
0.0
-
ns
TCW
Global clock pulse width High or Low
1.6
-
1.6
-
ns
TAPRPW
Asynchronous preset/reset pulse width (High or Low)
7.5
-
7.5
-
ns
TPCW
P-term pulse width High or Low
7.5
-
7.5
-
ns
TDGSU
Set-up before DataGATE latch assertion
0.0
-
0.0
-
ns
TDGH
Hold to DataGATE latch assertion
6.0
-
6.0
-
ns
TDGR
DataGATE recovery to new data
-
9.0
ns
TDGW
DataGATE low pulse width
4.0
-
4.0
-
ns
TCDRSU
CDRST setup time before falling edge GCLK2
2.0
-
2.0
-
ns
TCDRH
Hold time CDRST after falling edge GCLK2
0.0
-
0.0
-
ns
TCONFIG(4)
Configuration time
-
350
-
350
us
Notes:
1.
FTOGGLE is the maximum clock frequency to which a T flip-flop can reliably toggle (see the CoolRunner-II Automotive CPLD family
data sheet).
2.
FSYSTEM1 is the internal operating frequency for a device with 16-bit resetable binary counter through one p-term per macrocell
while FSYSTEM2 is through the OR array (one counter per function block).
3.
FEXT1 (1/TSU1+TCO) is the maximum external frequency using one p-term while FEXT2 is through the OR array.
4.
Typical configuration current during
TCONFIG is 10 mA.
Symbol
Parameter
-7
-8
Units
Min.
Max.
Min.
Max.
相關PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| XA2C128-8VQG100Q | 功能描述:IC CPLD 128MCELL 80 I/O 100VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - CPLD（復雜可編程邏輯器件） 系列:CoolRunner II 標準包裝:160 系列:ispMACH® 4000V 可編程類型:系統(tǒng)內可編程 最大延遲時間 tpd(1):7.5ns 電壓電源 - 內部:3 V ~ 3.6 V 邏輯元件/邏輯塊數(shù)目:2 宏單元數(shù):32 門數(shù):- 輸入/輸出數(shù):30 工作溫度:-40°C ~ 130°C 安裝類型:表面貼裝 封裝/外殼:44-TQFP 供應商設備封裝:44-TQFP（10x10） 包裝:托盤 |
| XA2C256 | 制造商:XILINX 制造商全稱:XILINX 功能描述:CoolRunner-II Automotive CPLD |
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| XA2C256-7TQG10Q | 制造商:XILINX 制造商全稱:XILINX 功能描述:CoolRunner-II Automotive CPLD |
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