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參數(shù)資料
| 型號： | XA3S1600E-4FGG484I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 3/37頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 1600K 484FBGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | Spartan®-3E XA |
| LAB/CLB數(shù)： | 3688 |
| 邏輯元件/單元數(shù)： | 33192 |
| RAM 位總計： | 663552 |
| 輸入/輸出數(shù)： | 376 |
| 門數(shù)： | 1600000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FBGA |
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DS635 (v2.0) September 9, 2009
Product Specification
11
R
Single-Ended I/O Standards
Table 9: Recommended Operating Conditions for User I/Os Using Single-Ended Standards
IOSTANDARD
Attribute
VCCO for Drivers(2)
VREF
VIL
VIH
Min (V)
Nom (V)
Max (V)
Min (V)
Nom (V)
Max (V)
Min (V)
LVTTL
3.0
3.3
3.465
VREF is not used for
these I/O standards
0.8
2.0
LVCMOS33(4)
3.0
3.3
3.465
0.8
2.0
LVCMOS25(4,5)
2.3
2.5
2.7
0.7
1.7
LVCMOS18
1.65
1.8
1.95
0.4
0.8
LVCMOS15
1.4
1.5
1.6
0.4
0.8
LVCMOS12
1.1
1.2
1.3
0.4
0.7
PCI33_3
3.0
3.3
3.465
0.3 * VCCO
0.5 * VCCO
HSTL_I_18
1.7
1.8
1.9
0.8
0.9
1.1
VREF - 0.1
VREF + 0.1
HSTL_III_18
1.7
1.8
1.9
-
1.1
-
VREF - 0.1
VREF + 0.1
SSTL18_I
1.7
1.8
1.9
0.833
0.900
0.969
VREF - 0.125
VREF + 0.125
SSTL2_I
2.3
2.5
2.7
1.15
1.25
1.35
VREF - 0.125
VREF + 0.125
Notes:
1.
Descriptions of the symbols used in this table are as follows:
VCCO – the supply voltage for output drivers
VREF – the reference voltage for setting the input switching threshold
VIL – the input voltage that indicates a Low logic level
VIH – the input voltage that indicates a High logic level
2.
The VCCO rails supply only output drivers, not input circuits.
3.
For device operation, the maximum signal voltage (VIH max) may be as high as VIN max. See Table 72 in DS312.
4.
There is approximately 100 mV of hysteresis on inputs using LVCMOS33 and LVCMOS25 I/O standards.
5.
All Dedicated pins (PROG_B, DONE, TCK, TDI, TDO, and TMS) use the LVCMOS25 standard and draw power from the VCCAUX rail (2.5V).
The Dual-Purpose configuration pins use the LVCMOS standard before the User mode. When using these pins as part of a standard 2.5V
configuration interface, apply 2.5V to the VCCO lines of Banks 0, 1, and 2 at power-on as well as throughout configuration.
6.
For information on PCI IP solutions, see www.xilinx.com/pci.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| XCV100E-6FG256I | IC FPGA 1.8V I-TEMP 256-FBGA |
| ACC50DRYN-S734 | CONN EDGECARD 100PS DIP .100 SLD |
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參數(shù)描述 |
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