參數(shù)資料
型號： XC2S600E-6FGG456C
廠商： Xilinx Inc
文件頁數(shù)： 51/108頁
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描述： IC SPARTAN-IIE FPGA 600K 456FBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-IIE
LAB/CLB數(shù)： 3456
邏輯元件/單元數(shù)： 15552
RAM 位總計： 294912
輸入/輸出數(shù)： 329
門數(shù)： 600000
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 456-BBGA
供應(yīng)商設(shè)備封裝： 456-FBGA
其它名稱： 122-1332
DS077-3 (v3.0) August 9, 2013
47
Product Specification
Spartan-IIE FPGA Family: DC and Switching Characteristics
R
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
CLB Distributed RAM Switching Characteristics
CLB Shift Register Switching Characteristics
Block RAM Switching Characteristics
Symbol
Description
Speed Grade
Units
-7
-6
Min
Max
Min
Max
Sequential Delays
TSHCKO16
Clock CLK to X/Y outputs (WE active, 16 x 1 mode)
0.6
1.5
0.6
1.7
ns
TSHCKO32
Clock CLK to X/Y outputs (WE active, 32 x 1 mode)
0.8
1.9
0.8
2.1
ns
Setup/Hold Times with Respect to Clock CLK
TAS / TAH
F/G address inputs
0.42 / 0
-
0.5 / 0
-
ns
TDS / TDH
BX/BY data inputs (DIN)
0.53 / 0
-
0.6 / 0
-
ns
TWS / TWH
CE input (WS)
0.7 / 0
-
0.8 / 0
-
ns
Clock CLK
TWPH
Pulse width, High
2.1
-
-
ns
TWPL
Pulse width, Low
2.1
-
2.4
-
ns
TWC
Clock period to meet address write cycle time
4.2
-
4.8
-
ns
Symbol
Description
Speed Grade
Units
-7
-6
Min
Max
Min
Max
Sequential Delays
TREG
Clock CLK to X/Y outputs
1.2
2.9
1.2
3.2
ns
Setup/Hold Times with Respect to Clock CLK
TSHDICK
BX/BY data inputs (DIN)
0.53 / 0
-
0.6 / 0
-
ns
TSHCECK
CE input (WS)
0.7 / 0
-
0.8 / 0
-
ns
Clock CLK
TSRPH
Pulse width, High
2.1
-
2.4
-
ns
TSRPL
Pulse width, Low
2.1
-
2.4
-
ns
Symbol
Description
Speed Grade
Units
-7
-6
Min
Max
Min
Max
Sequential Delays
TBCKO
Clock CLK to DOUT output
0.6
3.1
0.6
3.5
ns
Setup/Hold Times with Respect to Clock CLK
TBACK / TBCKA
ADDR inputs
1.0 / 0
-
1.1 / 0
-
ns
TBDCK/ TBCKD
DIN inputs
1.0 / 0
-
1.1 / 0
-
ns
TBECK/ TBCKE
EN inputs
2.2 / 0
-
2.5 / 0
-
ns
TBRCK/ TBCKR
RST input
2.1 / 0
-
2.3 / 0
-
ns
TBWCK/ TBCKW
WEN input
2.0 / 0
-
2.2 / 0
-
ns
Clock CLK
TBPWH
Pulse width, High
1.4
-
1.5
-
ns
TBPWL
Pulse width, Low
1.4
-
1.5
-
ns
TBCCS
CLKA -> CLKB setup time for different ports
2.7
-
3.0
-
ns
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