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參數(shù)資料
| 型號(hào)： | XC3S500E-4FGG320I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 12/227頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 500K 320-FBGA |
| 標(biāo)準(zhǔn)包裝： | 84 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 1164 |
| 邏輯元件/單元數(shù)： | 10476 |
| RAM 位總計(jì)： | 368640 |
| 輸入/輸出數(shù)： | 232 |
| 門數(shù)： | 500000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 320-BGA |
| 供應(yīng)商設(shè)備封裝： | 320-FBGA（19x19） |
| 配用： | 122-1536-ND - KIT STARTER SPARTAN-3E |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
109
DriveDone
DONE pin
No
When configuration completes, the DONE pin stops driving Low and relies on an
external 330
Ω pull-up resistor to VCCAUX for a valid logic High.
Yes
When configuration completes, the DONE pin actively drives High. When using this
option, an external pull-up resistor is no longer required. Only one device in an FPGA
daisy-chain should use this setting.
DonePipe
DONE pin
No
The input path from DONE pin input back to the Startup sequencer is not pipelined.
Yes
This option adds a pipeline register stage between the DONE pin input and the Startup
sequencer. Used for high-speed daisy-chain configurations when DONE cannot rise in
a single CCLK cycle. Releases GWE and GTS signals on the first rising edge of
StartupClk after the DONE pin input goes High.
ProgPin
PROG_B pin
Pullup
Internally connects a pull-up resistor or between PROG_B pin and VCCAUX. An external
4.7 k
Ω pull-up resistor to VCCAUX is still recommended since the internal pull-up value
may be weaker (see Table 78).
Pullnone
No internal pull-up resistor on PROG_B pin. An external 4.7 k
Ω pull-up resistor to
VCCAUX is required.
TckPin
JTAG TCK pin
Pullup
Internally connects a pull-up resistor between JTAG TCK pin and VCCAUX.
Pulldown
Internally connects a pull-down resistor between JTAG TCK pin and GND.
Pullnone
No internal pull-up resistor on JTAG TCK pin.
TdiPin
JTAG TDI pin
Pullup
Internally connects a pull-up resistor between JTAG TDI pin and VCCAUX.
Pulldown
Internally connects a pull-down resistor between JTAG TDI pin and GND.
Pullnone
No internal pull-up resistor on JTAG TDI pin.
TdoPin
JTAG TDO pin
Pullup
Internally connects a pull-up resistor between JTAG TDO pin and VCCAUX.
Pulldown
Internally connects a pull-down resistor between JTAG TDO pin and GND.
Pullnone
No internal pull-up resistor on JTAG TDO pin.
TmsPin
JTAG TMS pin
Pullup
Internally connects a pull-up resistor between JTAG TMS pin and VCCAUX.
Pulldown
Internally connects a pull-down resistor between JTAG TMS pin and GND.
Pullnone
No internal pull-up resistor on JTAG TMS pin.
UserID
JTAG User ID
register
User string The 32-bit JTAG User ID register value is loaded during configuration. The default value
is all ones, 0xFFFF_FFFF hexadecimal. To specify another value, enter an 8-character
hexadecimal value.
Security
JTAG,
SelectMAP,
Readback,
Partial
reconfiguration
None
Readback and limited partial reconfiguration are available via the JTAG port or via the
SelectMAP interface, if the Persist option is set to Yes.
Level1
Readback function is disabled. Limited partial reconfiguration is still available via the
JTAG port or via the SelectMAP interface, if the Persist option is set to Yes.
Level2
Readback function is disabled. Limited partial reconfiguration is disabled.
CRC
Configuration
Enable
Default. Enable CRC checking on the FPGA bitstream. If error detected, FPGA asserts
INIT_B Low and DONE pin stays Low.
Disable
Turn off CRC checking.
Persist
SelectMAP
interface pins,
BPI mode,
Slave mode,
Configuration
No
All BPI and Slave mode configuration pins are available as user-I/O after configuration.
Yes
This option is required for Readback and partial reconfiguration using the SelectMAP
interface. The SelectMAP interface pins (see Slave Parallel Mode) are reserved after
configuration and are not available as user-I/O.
Table 69: Spartan-3E FPGA Bitstream Generator (BitGen) Options (Cont’d)
Option Name
Pins/Function
Affected
Values
(default)
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC6SLX25-N3CSG324C | IC FPGA SPARTAN-6 324CSBGA |
| 93LC86CT-I/MNY | IC EEPROM SER 16K 2.5V 8TDFN |
| XC6SLX25-N3FTG256I | IC FPGA SPARTAN-6 256FBGA |
| XC6SLX25-2FT256I | IC FPGA SPARTAN 6 256FTGBGA |
| XC6SLX25-L1FTG256C | IC FPGA SPARTAN 6 24K 256FTGBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S500E-4FT256C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3E 500K GATES 10476 CELLS 572MHZ 90NM 1.2V 256F - Trays |
| XC3S500E-4FT256I | 功能描述:IC FPGA SPARTAN 3E 256FTBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3E 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27） |
| XC3S500E-4FT256I4003 | 制造商:Xilinx 功能描述: |
| XC3S500E-4FTG256C | 功能描述:IC SPARTAN-3E FPGA 500K 256-FTBG RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3E 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計(jì):221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱:220-1241 |
| XC3S500E-4FTG256C4124 | 制造商:Xilinx 功能描述: |
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