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參數(shù)資料
| 型號： | XC3S500E-4FGG320I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 192/227頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 500K 320-FBGA |
| 標(biāo)準(zhǔn)包裝： | 84 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 1164 |
| 邏輯元件/單元數(shù)： | 10476 |
| RAM 位總計(jì)： | 368640 |
| 輸入/輸出數(shù)： | 232 |
| 門數(shù)： | 500000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 320-BGA |
| 供應(yīng)商設(shè)備封裝： | 320-FBGA（19x19） |
| 配用： | 122-1536-ND - KIT STARTER SPARTAN-3E |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
67
Configuration Bitstream Image Sizes
A specific Spartan-3E part type always requires a constant
number of configuration bits, regardless of design
complexity, as shown in Table 45. The configuration file size
for a multiple-FPGA daisy-chain design roughly equals the
sum of the individual file sizes.
Pin Behavior During Configuration
For additional information, refer to the “Configuration Pins
and Behavior during Configuration” chapter in UG332.
Table 46 shows how various pins behave during the FPGA
configuration process. The actual behavior depends on the
values applied to the M2, M1, and M0 mode select pins and
the HSWAP pin. The mode select pins determine which of
the I/O pins are borrowed during configuration and how they
function. In JTAG configuration mode, no user-I/O pins are
borrowed for configuration.
All user-I/O pins, input-only pins, and dual-purpose pins that
are not actively involved in the currently-select configuration
mode are high impedance (floating, three-stated, Hi-Z)
during the configuration process. These pins are indicated
in Table 46 as gray shaded table entries or cells.
The HSWAP input controls whether all user-I/O pins,
input-only pins, and dual-purpose pins have a pull-up
resistor to the supply rail or not. When HSWAP is Low, each
pin has an internal pull-up resistor that is active throughout
configuration. After configuration, pull-up and pull-down
resistors are available in the FPGA application as described
The yellow-shaded table entries or cells represent pins
where the pull-up resistor is always enabled during
configuration, regardless of the HSWAP input. The
post-configuration behavior of these pins is defined by
Bitstream Generator options as defined in Table 69.
Table 45: Number of Bits to Program a Spartan-3E
FPGA (Uncompressed Bitstreams)
Spartan-3E FPGA
Number of
Configuration Bits
XC3S100E
581,344
XC3S250E
1,353,728
XC3S500E
2,270,208
XC3S1200E
3,841,184
XC3S1600E
5,969,696
Table 46: Pin Behavior during Configuration
Pin Name
Master Serial
SPI (Serial
Flash)
BPI (Parallel
NOR Flash)
JTAG
Slave Parallel
Slave Serial
I/O Bank(3)
IO* (user-I/O)
IP* (input-only)
-
TDI
TDI
VCCAUX
TMS
TMS
VCCAUX
TCK
TCK
VCCAUX
TDO
TDO
VCCAUX
PROG_B
PROG_B
VCCAUX
DONE
DONE
VCCAUX
HSWAP
HSWAP
0
M2
0
1
2
M1
0
1
0
1
2
M0
0
1
0 = Up
1 = Down
1
0
1
2
CCLK
CCLK (I/O)
CCLK (I)
2
INIT_B
INIT_B
2
CSO_B
CSO_B
2
DOUT/BUSY
DOUT
BUSY
DOUT
2
MOSI/CSI_B
MOSI
CSI_B
2
D7
D7
2
D6
D6
2
D5
D5
2
D4
D4
2
D3
D3
2
D2
D2
2
D1
D1
2
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