參數(shù)資料
型號(hào)： XC3S500E-4FGG320I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 224/227頁(yè)
文件大?。?/td> 0K
描述： IC FPGA SPARTAN-3E 500K 320-FBGA
標(biāo)準(zhǔn)包裝： 84
系列： Spartan®-3E
LAB/CLB數(shù)： 1164
邏輯元件/單元數(shù)： 10476
RAM 位總計(jì)： 368640
輸入/輸出數(shù)： 232
門(mén)數(shù)： 500000
電源電壓： 1.14 V ~ 1.26 V
安裝類(lèi)型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 320-BGA
供應(yīng)商設(shè)備封裝： 320-FBGA（19x19）
配用： 122-1536-ND - KIT STARTER SPARTAN-3E
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
96
Voltage Compatibility
Most Slave Parallel interface signals are within the
FPGA’s I/O Bank 2, supplied by the VCCO_2 supply input.
The VCCO_2 voltage can be 1.8V, 2.5V, or 3.3V to match
the requirements of the external host, ideally 2.5V. Using
1.8V or 3.3V requires additional design considerations as
the DONE and PROG_B pins are powered by the FPGA’s
2.5V VCCAUX supply. See XAPP453: The 3.3V
Configuration of Spartan-3 FPGAs for additional
information.
Daisy-Chaining
If the application requires multiple FPGAs with different
configurations, then configure the FPGAs using a daisy
chain. Use Slave Parallel mode (M[2:0] = <1:1:0>) for all
FPGAs in the daisy-chain. The schematic in Figure 62 is
optimized for FPGA downloading and does not support the
SelectMAP read interface. The FPGA’s RDWR_B pin must
be Low during configuration.
After the lead FPGA is filled with its configuration data, the
lead FPGA enables the next FPGA in the daisy-chain by
asserting is chip-select output, CSO_B.
INIT_B
Open-drain
bidirectional I/O
Initialization Indicator. Active Low.
Goes Low at the start of
configuration during the Initialization
memory clearing process. Released
at the end of memory clearing, when
mode select pins are sampled. In
daisy-chain applications, this signal
requires an external 4.7 k
Ω pull-up
resistor to VCCO_2.
Active during configuration. If
CRC error detected during
configuration, FPGA drives
INIT_B Low.
User I/O. If unused in the
application, drive INIT_B
High.
DONE
Open-drain
bidirectional I/O
FPGA Configuration Done. Low
during configuration. Goes High
when FPGA successfully completes
configuration. Requires external 330
Ω pull-up resistor to 2.5V.
Low indicates that the FPGA is not
yet configured.
Pulled High via external
pull-up. When High,
indicates that the FPGA
successfully configured.
PROG_B
Input
Program FPGA. Active Low. When
asserted Low for 500 ns or longer,
forces the FPGA to restart its
configuration process by clearing
configuration memory and resetting
the DONE and INIT_B pins once
PROG_B returns High. Recommend
external 4.7 k
Ω pull-up resistor to
2.5V. Internal pull-up value may be
weaker (see Table 78). If driving
externally with a 3.3V output, use an
open-drain or open-collector driver
or use a current limiting series
resistor.
Must be High to allow
configuration to start.
Drive PROG_B Low and
release to reprogram
FPGA.
Table 65: Slave Parallel Mode Connections (Cont’d)
Pin Name
FPGA Direction
Description
During Configuration
After Configuration
V
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PDF描述
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XC3S500E-4FT256I4003 制造商:Xilinx 功能描述:
XC3S500E-4FTG256C 功能描述:IC SPARTAN-3E FPGA 500K 256-FTBG RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Spartan®-3E 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計(jì):221184 輸入/輸出數(shù):244 門(mén)數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類(lèi)型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱(chēng):220-1241
XC3S500E-4FTG256C4124 制造商:Xilinx 功能描述:
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