參數(shù)資料
型號： XC6SLX75T-3FG484I
廠商： Xilinx Inc
文件頁數(shù)： 77/89頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 6 484FGGBGA
標準包裝： 60
系列： Spartan® 6 LXT
LAB/CLB數(shù)： 5831
邏輯元件/單元數(shù)： 74637
RAM 位總計： 3170304
輸入/輸出數(shù)： 268
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA
Spartan-6 FPGA Data Sheet: DC and Switching Characteristics
DS162 (v3.0) October 17, 2011
Product Specification
79
Table 77: Global Clock Setup and Hold With DCM and PLL in Source-Synchronous Mode
Symbol
Description
Device
Speed Grade
Units
-3
-
3N
-
2-1L
Example Data Input Set-Up and Hold Times Relative to a Forwarded Clock Input Pin,(1) Using DCM, PLL, and Global Clock Buffer for
the LVCMOS25 standard.
TPSDCMPLL_0/
TPHDCMPLL_0
No Delay Global Clock and IFF(2)
with DCM in Source-Synchronous
Mode and PLL in DCM2PLL Mode.
XC6SLX4
0.43/1.07
N/A
0.43/1.43
1.10/1.67
ns
XC6SLX9
0.43/1.03
0.45/1.14
0.45/1.43
1.10/1.67
ns
XC6SLX16
0.74/0.93
0.74/1.12
0.74/1.21
0.77/1.35
ns
XC6SLX25
0.67/1.02
0.76/1.11
0.84/1.18
1.23/1.46
ns
XC6SLX25T
0.67/1.02
0.76/1.11
0.84/1.18
N/A
ns
XC6SLX45
0.65/0.99
0.65/1.04
0.71/1.12
1.18/1.58
ns
XC6SLX45T
0.65/1.00
0.65/1.04
0.71/1.12
N/A
ns
XC6SLX75
0.86/1.01
0.88/1.06
0.94/1.14
1.29/1.67
ns
XC6SLX75T
0.86/1.01
0.88/1.06
0.94/1.14
N/A
ns
XC6SLX100
0.50/1.10
0.56/1.10
0.61/1.17
0.84/2.24
ns
XC6SLX100T
0.50/1.10
0.56/1.10
0.61/1.17
N/A
ns
XC6SLX150
0.45/1.28
0.47/1.28
0.52/1.28
1.27/1.56
ns
XC6SLX150T
0.45/1.28
0.47/1.28
0.52/1.28
N/A
ns
XA6SLX4
0.74/1.00
N/A
0.74/1.43
N/A
ns
XA6SLX9
0.74/1.00
N/A
0.74/1.43
N/A
ns
XA6SLX16
1.81/1.15
N/A
1.81/1.03
N/A
ns
XA6SLX25
0.89/1.01
N/A
0.96/1.05
N/A
ns
XA6SLX25T
0.89/1.01
N/A
1.04/1.15
N/A
ns
XA6SLX45
0.69/0.95
N/A
0.83/0.96
N/A
ns
XA6SLX45T
0.69/0.95
N/A
0.83/0.96
N/A
ns
XA6SLX75
0.88/0.94
N/A
1.06/0.96
N/A
ns
XA6SLX75T
0.88/0.94
N/A
1.06/0.96
N/A
ns
XA6SLX100
N/A
1.55/1.33
N/A
ns
XQ6SLX75
N/A
1.06/0.96
1.29/1.67
ns
XQ6SLX75T
0.88/0.94
N/A
1.06/0.96
N/A
ns
XQ6SLX150
N/A
0.64/1.30
1.27/1.56
ns
XQ6SLX150T
0.58/1.30
N/A
0.64/1.30
N/A
ns
Notes:
1.
Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the Global Clock
input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global Clock input signal using
the fastest process, lowest temperature, and highest voltage. The timing values were measured using the fine-phase adjustment feature of the DCM.
These measurements include CMT jitter; DCM CLK0 driving PLL, PLL CLKOUT0 driving BUFG. Package skew is not included in these
measurements.
2.
IFF = Input Flip-Flop
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