參數(shù)資料
型號： XRT72L53IB-F
廠商： Exar Corporation
文件頁數(shù)： 423/467頁
文件大?。?/td> 0K
描述： IC FRAMER DS3/E3 3CH 272PBGA
產(chǎn)品變化通告： XRT72Lx Series Obsolescence 02/May/2012
標(biāo)準(zhǔn)包裝： 40
控制器類型： DS3/E3 調(diào)幀器
電源電壓： 3.3V
電流 - 電源： 190mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 272-BBGA
供應(yīng)商設(shè)備封裝： 272-PBGA（27x27）
包裝： 托盤
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XRT72L53
THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
á
PRELIMINARY
REV. P1.1.7
59
A.2
While the C/P is placing this address value
onto the Address Bus, the Address Decoding
circuitry (within the user's system) should
assert the CS input pin of the Framer, by tog-
gling it "Low". This step enables further com-
munication between the C/P and the Framer
Microprocessor Interface block.
A.3
Assert the ALE_AS (Address Latch Enable) pin
by toggling it "High". This step enables the
Address Bus input drivers, within the Micropro-
cessor Interface block of the Framer.
A.4
After allowing the data on the Address Bus pins
to settle (by waiting the appropriate Address
Data Setup time), the C/P should then toggle
the ALE_AS pin "Low". This step latches the
contents, on the Address Bus pins, A[10:0], into
the XRT72L53 DS3/E3 Framer Microprocessor
Interface block. At this point, the initial address
of the burst access has now been selected.
NOTE: The ALE_AS input pin should remain "Low" for the
remainder of this Burst Access operation.
A.5
Next, the C/P should indicate that this cur-
rent bus cycle is a Read Operation by toggling
the RD_DS (Read Strobe) input pin "Low". This
action also enables the bi-directional data bus
output drivers of the Framer. At this point, the
bi-directional data bus output drivers will pro-
ceed to drive the contents of the addressed
register onto the bi-directional data bus, D[7:0].
A.6
Immediately after the C/P toggles the Read
Strobe signal "Low", the Framer will toggle the
RDY_DTCK (READY) output pin "Low". The
Framer does this in order to inform the C/P
that the data (to be read from the data bus) is
NOT READY to be latched into the C/P.
A.7
After some settling time, the data on the bi-
directional data bus will stabilize and can be
read by the C/P. The XRT72L53 DS3/E3
Framer will indicate that this data is ready to be
read, by toggling the RDY_DTCK (Ready) sig-
nal "High".
A.8
After the C/P detects the RDY_DTCK signal
(from the XRT72L53 DS3/E3 Framer IC), it can
then will terminate the Read cycle by toggling
the RD_DS (Read Strobe) input pin "High".
Figure 29 presents an illustration of the behavior of
the Microprocessor Interface Signals, during the initial
Read Operation, within a Burst I/O Cycle for an Intel-
type C/P.
At the completion of this initial read cycle, the C/P
has read in the contents of the first register or buffer
location (within the XRT72L53 DS3/E3 Framer) for
this particular burst I/O access operation. In order to
illustrate how this burst access operation works, the
byte (or word) of data, that is being read in Figure 29,
has been labeled Valid Data at Offset = “0x00”. This
label indicates that the C/P is reading the very first
register (or buffer location) in this burst access opera-
tion.
2.3.2.2.1.1.2
The Subsequent Read Operations
The procedure that the C/P must use to perform
the remaining read cycles, within this Burst Access
operation, is presented below.
FIGURE 29. BEHAVIOR OF THE MICROPROCESSOR INTERFACE SIGNALS, DURING THE INITIAL READ OPERATION OF A
BURST CYCLE (INTEL TYPE PROCESSOR)
RDY_DTCK
ALE_AS
A(10:0)
CS
D(7:0)
RD_DS
WR_R/W
Not Valid
Address of "Initial" Target Register (Offset = 0x00)
Valid Data of
Offset = 0x00
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