參數(shù)資料
型號(hào)： XRT74L74IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： DATACOM, FRAMER, PBGA388
封裝： 35 X 35 MM, PLASTIC, BGA-388
文件頁數(shù)： 10/498頁
文件大?。?/td> 2941K
代理商： XRT74L74IB
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XRT74L74
4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
REV. P1.1.1
PRELIMINARY
VIII
F
IGURE
125. F
LOW
C
HART
D
EPICTING
HOW
TO
USE
THE
LAPD T
RANSMITTER
..................................................................................... 328
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04)..........................................................................................329
6.2.4 THE TRANSMIT E3 FRAMER BLOCK..................................................................................................................... 330
F
IGURE
126. T
HE
T
RANSMIT
E3 F
RAMER
B
LOCK
AND
THE
ASSOCIATED
PATHS
TO
OTHER
F
UNCTIONAL
B
LOCKS
................................... 331
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ................................................................................................331
T
ABLE
70: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
AIS E
NABLE
)
WITHIN
THE
T
X
E3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
’
S
A
CTION
............................................................................................................ 332
T
ABLE
71: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (T
X
LOS)
WITHIN
THE
T
X
E3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
’
S
A
CTION
.............................................................................................................................. 332
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ................................................................................................332
T
X
E3 S
ERVICE
B
ITS
R
EGISTER
(A
DDRESS
= 0
X
35)....................................................................................................333
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ................................................................................................333
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ................................................................................................334
T
X
E3 FAS E
RROR
M
ASK
R
EGISTER
- 0 (A
DDRESS
= 0
X
48) .......................................................................................334
T
X
E3 FAS E
RROR
M
ASK
R
EGISTER
- 1 (A
DDRESS
= 0
X
49) .......................................................................................334
T
X
E3 BIP-4 E
RROR
M
ASK
R
EGISTER
(A
DDRESS
= 0
X
4A)..........................................................................................335
6.2.5 THE TRANSMIT E3 LINE INTERFACE BLOCK ...................................................................................................... 335
F
IGURE
127. A
PPROACH
TO
I
NTERFACING
THE
XRT74L74 F
RAMER
IC
TO
THE
XRT73L00 DS3/E3/STS-1 LIU .................................. 335
F
IGURE
128. T
HE
T
RANSMIT
E3 LIU I
NTERFACE
BLOCK
...................................................................................................................... 336
F
IGURE
129. T
HE
B
EHAVIOR
OF
T
X
POS
AND
T
X
NEG
SIGNALS
DURING
DATA
TRANSMISSION
WHILE
THE
T
RANSMIT
DS3 LIU I
NTERFACE
IS
OP
-
ERATING
IN
THE
U
NIPOLAR
M
ODE
........................................................................................................................................ 336
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ..............................................................................................................337
T
ABLE
72: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENT
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
*)
WITHIN
THE
UNI I/O C
ONTROL
R
EGISTER
AND
THE
T
RANSMIT
E3 F
RAMER
L
INE
I
NTERFACE
O
UTPUT
M
ODE
....................................................................................................... 337
F
IGURE
130. AMI L
INE
C
ODE
............................................................................................................................................................. 338
F
IGURE
131. T
WO
EXAMPLES
OF
HDB3 E
NCODING
............................................................................................................................. 338
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ..............................................................................................................339
T
ABLE
73: T
HE
R
ELATIONSHIP
BETWEEN
B
IT
4 (AMI/HDB3*)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
B
IPOLAR
L
INE
C
ODE
THAT
IS
OUTPUT
BY
THE
T
RANSMIT
E3 LIU I
NTERFACE
B
LOCK
....................................................................................................................... 339
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .............................................................................................................339
T
ABLE
74: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
................................................................................................... 339
F
IGURE
132. W
AVEFORM
/T
IMING
R
ELATIONSHIP
BETWEEN
T
X
L
INE
C
LK
, T
X
POS
AND
T
X
NEG - T
X
POS
AND
T
X
NEG
ARE
CONFIGURED
TO
BE
UPDATED
ON
THE
RISING
EDGE
OF
T
X
L
INE
C
LK
..................................................................................................................... 340
F
IGURE
133. W
AVEFORM
/T
IMING
R
ELATIONSHIP
BETWEEN
T
X
L
INE
C
LK
, T
X
POS
AND
T
X
NEG - T
X
POS
AND
T
X
NEG
ARE
CONFIGURED
TO
BE
UPDATED
ON
THE
FALLING
EDGE
OF
T
X
L
INE
C
LK
................................................................................................................... 340
6.2.6 TRANSMIT SECTION INTERRUPT PROCESSING................................................................................................. 340
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04)..........................................................................................341
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34)..........................................................................341
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34)..........................................................................342
6.3 THE RECEIVE SECTION OF THE XRT74L74 (E3 MODE OPERATION) ................................................... 342
F
IGURE
134. T
HE
R
ECEIVE
S
ECTION
OF
THE
XRT74L74
CONFIGURED
TO
OPERATE
IN
THE
E3 M
ODE
.................................................. 342
6.3.1 THE RECEIVE E3 LIU INTERFACE BLOCK ........................................................................................................... 342
F
IGURE
135. T
HE
R
ECEIVE
E3 LIU I
NTERFACE
B
LOCK
........................................................................................................................ 343
F
IGURE
136. B
EHAVIOR
OF
THE
R
X
POS, R
X
NEG
AND
R
X
L
INE
C
LK
SIGNALS
DURING
DATA
RECEPTION
OF
U
NIPOLAR
D
ATA
.................. 343
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ..............................................................................................................344
T
ABLE
75: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
................................................................................................... 344
F
IGURE
137. I
LLUSTRATION
ON
HOW
A
C
HANNEL
OF
THE
R
ECEIVE
E3 F
RAMER
(
WITHIN
THE
XRT74L74 F
RAMER
IC)
BEING
INTERFACE
TO
THE
XRT73L00 L
INE
I
NTERFACE
U
NIT
,
WHILE
OPERATING
IN
B
IPOLAR
M
ODE
......................................................................... 345
F
IGURE
138. AMI L
INE
C
ODE
............................................................................................................................................................. 346
F
IGURE
139. T
WO
EXAMPLES
OF
HDB3 D
ECODING
............................................................................................................................. 346
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .............................................................................................................347
T
ABLE
76: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (R
X
L
INE
C
LK
I
NV
)
OF
THE
I/O C
ONTROL
R
EGISTER
,
AND
THE
SAMPLING
EDGE
OF
THE
R
X
L
INE
C
LK
SIGNAL
................................................................................................................................................. 347
F
IGURE
140. W
AVEFORM
/T
IMING
R
ELATIONSHIP
BETWEEN
R
X
L
INE
C
LK
, R
X
POS
AND
R
X
NEG - W
HEN
R
X
POS
AND
R
X
NEG
ARE
TO
BE
SAM
-
PLED
ON
THE
RISING
EDGE
OF
R
X
L
INE
C
LK
........................................................................................................................... 348
F
IGURE
141. W
AVEFORM
/T
IMING
R
ELATIONSHIP
BETWEEN
R
X
L
INE
C
LK
, R
X
POS
AND
R
X
NEG - W
HEN
R
X
POS
AND
R
X
NEG
ARE
TO
BE
SAM
-
PLED
ON
THE
FALLING
EDGE
OF
R
X
L
INE
C
LK
......................................................................................................................... 348
6.3.2 THE RECEIVE E3 FRAMER BLOCK ....................................................................................................................... 348
F
IGURE
142. T
HE
R
ECEIVE
E3 F
RAMER
B
LOCK
AND
THE
A
SSOCIATED
P
ATHS
TO
THE
O
THER
F
UNCTIONAL
B
LOCKS
............................. 349
F
IGURE
143. T
HE
S
TATE
M
ACHINE
D
IAGRAM
FOR
THE
R
ECEIVE
E3 F
RAMER
E3 F
RAME
A
CQUISITION
/M
AINTENANCE
A
LGORITHM
......... 350
F
IGURE
144. T
HE
E3, ITU-T G.751 F
RAMING
F
ORMAT
....................................................................................................................... 350
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)......................................................................................351
相關(guān)PDF資料
PDF描述
XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L02 TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
XRT75L02IV TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
XRT75L03D THREE CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT75L00 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DES 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 LIU+DESYNCH 3.3V LIU+DESYNCH 3.3V RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT75L00DIV 功能描述:外圍驅(qū)動(dòng)器與原件 - PCI 3.3V 1 CH E3/DS3/STS W/SONET DE-SYNCH RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
XRT75L00DIV-F 功能描述:外圍驅(qū)動(dòng)器與原件 - PCI 1-Ch DS3, E3, SONET RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
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