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參數(shù)資料
| 型號(hào)： | XRT75R12 |
| 廠商： | Exar Corporation |
| 英文描述： | TWELVE CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR |
| 中文描述： | 第十二章通道E3/DS3/STS-1線路接口單元與抖動(dòng)衰減器 |
| 文件頁(yè)數(shù)： | 52/89頁(yè) |
| 文件大小： | 457K |
| 代理商： | XRT75R12 |
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XRT75R12
REV. P1.0.2
PRELIMINARY
TWELVE CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
49
F
IGURE
36. S
YNCHRONOUS
μP I
NTERFACE
S
IGNALS
D
URING
P
ROGRAMMED
I/O R
EAD
AND
W
RITE
O
PERATIONS
T
ABLE
15: S
YNCHRONOUS
T
IMING
S
PECIFICATIONS
N
OTE
:
1. This timing parameter is based on the frequency of the synchronous clock (PCLK). To determine the access
time, use the following formula: (PCLK
period
* 2) + 5ns
S
YMBOL
P
ARAMETER
M
IN
M
AX
U
NITS
t
0
Valid Address to CS Falling Edge
0
-
ns
t
1
CS Falling Edge to RD Assert
0
-
ns
t
2
RD Assert to RDY Assert
-
35
ns, see note 1
NA
RD Pulse Width (t
2
)
40
-
ns
t
3
CS Falling Edge to WR Assert
0
-
ns
t
4
WR Assert to RDY Assert
-
35
ns, see note 1
NA
WR Pulse Width (t
4
)
40
-
ns
PCLK Period
15
ns
PCLK Duty Cycle
PCLK "High/Low" time
CS
Addr[7:0]
D[7:0]
RD
WR
RDY
Valid Data for Readback
Data Available to Write Into the LIU
READ OPERATION
WRITE OPERATION
t
0
t
0
t
1
t
4
t
2
t
3
Valid Address
Valid Address
PCLK
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT75R12IB | TWELVE CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR |
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參數(shù)描述 |
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| XRT75R12D_07 | 制造商:EXAR 制造商全稱:EXAR 功能描述:TWELVE CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET |
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