參數(shù)資料
型號(hào)： μPD78P064B(A)
廠商： NEC Corp.
元件分類： 8位微控制器
英文描述： 8 Bit Single Chip Microcontrollers
中文描述： 8位單片機(jī)微控制器
文件頁數(shù)： 323/444頁
文件大?。?/td> 1823K
代理商： ΜPD78P064B(A)
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298
CHAPTER 15 LCD CONTROLLER/DRIVER
15.3 LCD Controller/Driver Control Registers
The LCD controller/driver is controlled by the following two registers.
LCD display mode register (LCDM)
LCD display control register (LCDC)
(1) LCD display mode register (LCDM)
This register sets display operation enabling/ disabling, the LCD clock, frame frequency, and display mode
selection.
LCDM is set by a 1-bit or 8-bit memory manipulation instruction.
RESET input sets LCDM to 00H.
Figure 15-3. LCD Display Mode Register Format
LCDM2
0
0
0
0
1
LCDM1
0
0
1
1
0
LCDM0
0
1
0
1
0
Number of Time Divisions
4
3
2
3
Static
Setting prohibited
Bias Method
1/3
1/3
1/2
1/2
Other than above
LCDM5
LCDM5
LCDM4
LCD Clock Selection (See
Note
)
f
XX
= 5.0 MHz
f
W
/2
9
(76 Hz)
f
W
/2
8
(153 Hz)
f
W
/2
7
(305 Hz)
f
W
/2
6
(610 Hz)
f
XX
= 4.19 MHz
f
W
/2
9
(64 Hz)
f
W
/2
8
(128 Hz)
f
W
/2
7
(256 Hz)
f
W
/2
6
(512 Hz)
f
XT
= 32.768 kHz
f
W
/2
9
(64 Hz)
f
W
/2
8
(128 Hz)
f
W
/2
7
(256 Hz)
f
W
/2
6
(512 Hz)
0
0
0
0
0
0
1
1
0
1
0
1
LCDON
0
1
LCD Display
Display on (All segment outputs signal non-selection.)
Display off
Note
The LCD clock is supplied from the watch timer. When LCD display is performed, 1 should be set in
bit 1 (TMC21) of the watch timer mode control register (TMC2). If TMC21 is reset to 0 during LCD
display, the LCD clock supply will be stopped and the display will be disrupted.
Remarks 1.
f
W
: Watch timer clock frequency (f
XX
/2
7
or f
XT
)
: Main system clock frequency (f
X
or f
X
/2)
: Main system clock oscillation frequency
: Subsystem clock oscillation frequency
2.
f
XX
3.
f
X
4.
f
XT
Symbol
LCDM
LCDON
6
LCDM6
5
LCDM5
4
LCDM4
3
0
2
LCDM2
1
LCDM1
0
LCDM0
Address
FFB0H
State
after reset
00H
R/W
R/W
7
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PDF描述
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