參數(shù)資料
型號(hào)： 79RC32V332-100DH
英文描述： MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁數(shù)： 180/654頁
文件大?。?/td> 6963K
代理商： 79RC32V332-100DH
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IDT Bus Arbitration
PMBus Arbitration
79RC32438 User Reference Manual
5 - 12
November 4, 2002
Notes
IPBus Idle Transaction Cycle Count Register
Figure 5.14 IPBus Idle Transaction Cycle Count Register (IPAITCC)
PMBus Arbitration
Since the PMBus and DDR controller operate at twice the IPBus clock rate, they have twice the avail-
able bandwidth. The goal of PMBus arbitration is to utilize this spare bus bandwidth for CPU transactions to
DDR without adversely affecting IPBus performance. Since there are buffers associated with the IPBus
Master Bus Bridge that links the IPBus to the PMBus, it is possible for the IPBus to be active while the
PMBus is idle.
IPBus Idle
If the PMBus and IPBus are idle, then the CPU is granted access to memory without delay (i.e., nothing
to arbitrate).
IPBus Active
If the IPBus is active and the CPU has higher priority than the current or pending
1
IPBus transaction,
then the CPU is granted ownership of the PMBus and the IPBus transaction is delayed. If the IPBus is
active and the CPU priority is equal to that of the current or pending IPBus transaction, then access to the
PMBus is granted in a fair manner (i.e., access alternates between an IPBus transaction and the CPU).
Sneak transactions (see next section) have no effect on fair access (i.e., they are ignored by the arbiter). If
the IPBus is active and the CPU priority is less than that of the current or pending IPBus transaction, then
access to the PMBus is granted to the IPBus transaction and the CPU is delayed.
Sneak Transactions
Due to buffering between the IPBus and PMBus, it is possible for the PMBus to be idle while a transac-
tion is in progress on the IPBus. Sneak transactions allow the CPU to utilize otherwise idle PMBus cycles to
perform accesses to DDR. Sneak transactions are never allowed to devices on the memory and peripheral
bus since sneak transactions may delay the completion of an IPBus transaction. Control is provided to allow
sneak transactions to be disabled. The PMBus Arbiter Sneak Access Control (PMASAC) register has a
sneak transaction enable bit associated with each of the four IPBus priorities.
The IPBus sneak priority is equal to the highest value of any current or pending IPBus transaction. For a
sneak transaction to take place, the sneak transaction enable bit associated with the IPBus sneak priority
must be set in the PMASAC register. Sneak transactions do not count toward fair access to the PMBus.
ITCC
Description:
Idle Transaction Cycle Count
. This field contains the number of clock cycles the IPBus must be
idle before it is viewed as an idle transaction. See Figure 5.2.
Initial Value:
0x10
Read Value:
Previous value written
Write Effect:
Modify value
1.
When an IPBus master requests the IPBus, a transaction is considered to be pending since eventually the
IPBus will be granted to the master.
IPAITCC
0
31
23
0
9
ITCC
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