參數(shù)資料
型號(hào)： 79RC32V332-100DH
英文描述： MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁(yè)數(shù)： 284/654頁(yè)
文件大小： 6963K
代理商： 79RC32V332-100DH
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IDT PCI Bus Interface
PCI Satellite Mode
79RC32438 User Reference Manual
10 - 16
November 4, 2002
Notes
An RC32438 warm reset may be initiated by writing to the Warm Reset (WR) bit in the PCI Management
(PMGT) register in PCI configuration space. A CPU NMI may be initiated by writing to the Non-Maskable
Interrupt (NMI) bit in the PMGT register. A PCI host may use these features to reset/reboot the RC32438.
PCI Satellite Mode with Target Not Ready
In this mode, the sequence of events after reset is as follows: the RC32438 boots from the boot device.
Initially the Target Not Ready (TNR) bit is set in the PCIC register. This causes all PCI bus interface target
transactions to be retried. It also allows the RC32438 to boot, initialize the system, and initialize the PCI
interface and configuration registers. Once the initialization is completed, it clears the Target Not Ready
(TNR) bit, allowing PCI masters to access the RC32438.
PCI Satellite Mode with Suspended CPU execution
In this mode, the execution of the RC32438 device is suspended when the system is reset because the
Suspend CPU Execution (SCE) bit is set in the PCIC register. Since execution of the CPU core is
suspended in this mode, the watchdog timer should be initially disabled by setting the Disable Watchdog
Timer bit in the boot configuration vector (refer to Table 3.3 in Chapter 3).
In addition, the Target Not Ready (TNR) bit is initially set in the PCIC register. The PCI Serial EEPROM
loads the PCI configuration registers from the PCI Serial EEPROM. Once the PCI configuration registers
are initialized, the TNR bit is automatically cleared, allowing PCI hosts to access all of the RC32438’s
memory mapped registers and local memory.
The PCI host can configure a significant proportion of the RC32438 device. For example, it can initialize
the device controller or DDR controller and load boot code into memory. The PCI host can also change PCI
and device address mapping, allowing the CPU to boot directly from PCI memory.
Note that there are two address mapping regions for DDR0. This allows DDR0 space to be mapped to
address 0x0000_0000 using the normal mapping mechanism and it allows the CPU core boot exception
vector memory space starting at 0x1FC0_00000 to be mapped to DDR0 using the second mapping region.
For more information, refer to Chapter 7, DDR Controller.
When the PCI host has completed configuring the RC32438 device and/or loading boot code, it clears
the SCE bit, allowing the CPU core to begin execution. The CPU begins executing at the MIPS reset excep-
tion vector whose physical address is 0x1FC0_0000. The CPU core can only boot from a 32-bit wide device
on the PCI bus. There is no need to disable the bus timer in this mode since setting the SCE bit disables
CPU accesses to the PMBus. Since there is no CPU transaction on the PMBus or IPBus, there is no possi-
bility of a bus time-out.
Bus Arbitration
In satellite mode, the RC32438 device always uses an external arbiter. Table 10.5 summarizes the func-
tion of the bus arbitration pins in satellite mode.
Pin Name
Type
Description
PCIREQN[0]
O
PCI Request
. This signal is asserted by the RC32438 to request use of
the PCI bus. While PCIRSTN is asserted, the RC32438 tri-states this
signal.
PCIREQN[1]
I
Initialization Device Select
. In satellite mode this signal takes on the
alternate function of PCIIDSELP and is used as a chip select during
configuration read and write transactions.
PCIREQN[5:2]
O
Unused
. These signals are unused in this mode and driven high.
Table 10.5 PCI Arbitration Pin Functionality in PCI Satellite Mode (Part 1 of 2)
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