參數(shù)資料
型號： 79RC32V332-100DH
英文描述： MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁數(shù)： 68/654頁
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代理商： 79RC32V332-100DH
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IDT MIPS32 4Kc Processor Core
Pipeline Description
79RC32438 User Reference Manual
2 - 6
November 4, 2002
Notes
In register-controlled power management mode, the 4Kc core provides three bits in the CP0 Status
register for software control of the power management function and allows interrupts to be serviced even
when the core is in power-down mode. In instruction-controlled power-down mode, execution of the WAIT
instruction is used to invoke low-power mode.
For additional information on power management, refer to the Power Management section.
Instruction Cache
The instruction cache is 16 Kbytes in size. The cache is virtually indexed and physically tagged, allowing
the virtual-to-physical address translation to occur in parallel with the cache access rather than having to
wait for the physical address translation. The tag holds 22 bits of the physical address, 4 valid bits, a lock
bit, and the LRF (Least Recently Filled) replacement bit.
All cores support instruction cache locking. Cache locking allows critical code to be locked into the
cache on a per-line basis, enabling the system designer to maximize the efficiency of the system cache.
Cache locking is always available on all instruction cache entries. Entries can be marked as locked or
unlocked (by setting or clearing the lock-bit) on a per-entry basis using the CACHE instruction.
Data Cache
The data cache is 16-Kbytes in size. The cache is virtually indexed and physically tagged, allowing the
virtual-to-physical address translation to occur in parallel with the cache access. The tag holds 22 bits of the
physical address, 4 valid bits, a lock bit, and the LRF replacement bit.
In addition to instruction cache locking, all cores also support a data cache locking mechanism identical
to the instruction cache, with critical data segments to be locked into the cache on a per-line basis. The
locked contents cannot be selected for replacement on a cache miss, but can be updated on a store hit.
Cache locking is always available on all data cache entries. Entries can be marked as locked or
unlocked on a per-entry basis using the CACHE instruction.
The physical data cache memory must be byte-writable to support non-word store operations.
EJTAG Controller
All cores provide basic EJTAG support with debug mode, run control, single step and software break-
point instruction (SDBBP) as part of the core. These features allow for the basic software debug of user and
kernel code.
Optional EJTAG features include hardware breakpoints. A 4K core may have four instruction break-
points and two data breakpoints, two instruction breakpoints and one data breakpoint, or no breakpoints.
The hardware instruction breakpoints can be configured to generate a debug exception when an instruction
is executed anywhere in the virtual address space. Bit mask and address space identifier (ASID) values
may apply in the address compare. These breakpoints are not limited to code in RAM like the software
instruction breakpoint (SDBBP). The data breakpoints can be configured to generate a debug exception on
a data transaction. The data transaction may be qualified with both virtual address, data value, size, and
load/store transaction type. Bit mask and ASID values may apply in the address compare, and byte mask
may apply in the value compare.
An optional Test Access Port (TAP) provides for the communication from an EJTAG probe to the CPU
through a dedicated port, may also be applied to the core. This provides the possibility for debugging
without debug code in the application and for download of application code to the system.
For additional information on the EJTAG controller, refer to Chapter 20, EJTAG System.
Pipeline Description
The MIPS32 4Kc processor core implements a 5-stage pipeline similar to the original R3000 pipeline.
The five stages are:
Instruction (I stage)
Execution (E stage)
相關(guān)PDF資料
PDF描述
79RC32V332-100DHI 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-MSOP, TUBE
79RC32V332-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-SOIC 150mil, TUBE
79RC32V332-133DHI 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-MSOP, TUBE
79RC32V333-100DH Microprocessor
79RC32V333-100DHI 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R
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參數(shù)描述
79RC32V332-100DHG 制造商:Integrated Device Technology Inc 功能描述:IDT79RC32V332-100DHG INTEGRATED COMMUNIC
79RC32V332-100DHGI 制造商:IDT from Components Direct 功能描述:79RC32V332-100DHGI, 32BIT MICROPROCESSOR RC32300 RISC 100MHZ - Trays 制造商:Integrated Device Technology Inc 功能描述:208 QFP - Bulk 制造商:IDT 功能描述:IDT 79RC32V332-100DHGI, 32Bit Microprocessor RC32300 RISC 100MHz 3.3V 208-Pin PQFP
79RC32V332-100DHI 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32V332-133DH 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32V332-133DHGI 制造商:Integrated Device Technology Inc 功能描述:208 QFP - Bulk
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