參數(shù)資料
型號： 79RC32V332-100DH
英文描述： MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁數(shù)： 407/654頁
文件大小： 6963K
代理商： 79RC32V332-100DH
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IDT I2C Bus Interface
I2C Bus Slave Interface
79RC32438 User Reference Manual
15 - 13
November 4, 2002
Notes
Figure 15.14 Slave Operation: Master Transmitter Addressing a Slave Receiver (7-bit Address)
The master transmitter then drives the 8-bit data quantity to be transmitted on the I
2
C bus. At the
completion of the data transfer, the write request (WR)
2
bit in the I2CSS is set and the slave interface once
again suspends the I
2
C bus. The NA bit will be cleared to indicate that an acknowledge was observed in the
previous acknowledgment phase in which the slave interface was addressed.
2
The CPU may read the value
transmitted by the master by reading the I2CDI register.
2
If the CPU wishes to acknowledge the data
transfer, it sets the ACK bit in the I2CSACK register.
2
When the CPU clears the WR bit it releases the I
2
C
bus and allows the transaction to progress.
2
The master transmitter completes a transaction by generating a stop or repeated start condition. When
this occurs while the slave is addressed, the transaction finished (TF) bit in the I2CSS register is set.
2
This
indicates to the CPU that the current transaction has completed.
2
If an unexpected start or stop condition is
detected by the slave interface while it is addressed,
2
then the error (ERR) bit in the I2CSS register is set
along with the TF bit thus aborting the current transaction.
2
Figure 15.15 shows a master receiver transaction with a 7-bit slave address issued to the slave inter-
face. After acknowledgment of the save address, the slave interface suspends the I
2
C bus and sets the
read request (RR) bit in the I2CSS register. In response to
2
this bit being set, the CPU writes the 8-bit quan-
tity to be transmitted to the master into the I2CDO register and clears the RR bit.
2
This releases the I
2
C bus
and allows the data transfer to progress. At the completion of the data transfer the I
2
C bus is once again
suspended and the RR bit is set.
2
The acknowledgment status from the master transmitter during the
previous data transfer is reported in the NA bit.
2
If the NA bit is cleared and RR bit is set, the CPU writes the
next 8-bit quantity to
2
be transmitted into the I2CDO register and clears the RR bit allowing the transfer to
progress. Otherwise,
2
if the NA bit is set, the master receiver did not acknowledge the previous data
transfer.
2
This indicates the end of data transfer to the slave. The CPU clears the NA and RR bits allowing
the
2
master receiver to generate a stop or repeated start condition. After the stop or repeated start condition,
the TF bit is set.
2
This indicates to the CPU that the transaction has completed.
2
Figure 15.15 Slave Operation: Master Receiver Addressing a Slave Transmitter (7-bit Address)
Figure 15.16 shows a master receiver transaction to the slave interface using a 10-bit slave address.
The master first generates a start condition followed by
2
a bit address of 0b11110XX and the read/write bit
set to write.
2
The X’s in the bit address 0b11110XX represent the high order two bits of the 10-bit slave
address. If the A10 bit is set, the slave interface compares the
2
value in the X’s to the high order two bits of
the ADDR field. If they match, the slave interface automatically generates an acknowledge.
2
The master
S
SLA7
W
A
SSA
SWR
Data
A
Data
A
P
Idle bus
From master to slave
Bus suspended by slave
From slave to master
SWR
StTF
NA
S
SLA7
R
A
Status:
SA
Status:
RR
Data
A
Status:
RR
Data
A
P
Idle bus
From master to slave
Bus suspended by slave
From slave to master
Status:
RR
Status:
TF
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PDF描述
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79RC32V333-100DH Microprocessor
79RC32V333-100DHI 8-Pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-DFN, T/R
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79RC32V332-100DHG 制造商:Integrated Device Technology Inc 功能描述:IDT79RC32V332-100DHG INTEGRATED COMMUNIC
79RC32V332-100DHGI 制造商:IDT from Components Direct 功能描述:79RC32V332-100DHGI, 32BIT MICROPROCESSOR RC32300 RISC 100MHZ - Trays 制造商:Integrated Device Technology Inc 功能描述:208 QFP - Bulk 制造商:IDT 功能描述:IDT 79RC32V332-100DHGI, 32Bit Microprocessor RC32300 RISC 100MHz 3.3V 208-Pin PQFP
79RC32V332-100DHI 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32V332-133DH 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
79RC32V332-133DHGI 制造商:Integrated Device Technology Inc 功能描述:208 QFP - Bulk
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