2-112 Revision 13 Timing Characteristics 1.5 V DC Core Voltage 1.2 V DC Core Voltage T" />
參數(shù)資料
型號： A3P1000L-FG144
廠商： Microsemi SoC
文件頁數(shù)： 33/242頁
文件大?。?/td> 0K
描述： IC FPGA 1KB FLASH 1M 144-FBGA
標準包裝： 160
系列： ProASIC3L
RAM 位總計： 147456
輸入/輸出數(shù)： 97
門數(shù)： 1000000
電源電壓： 1.14V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 144-LBGA
供應商設備封裝： 144-FPBGA（13x13）
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ProASIC3L DC and Switching Characteristics
2-112
Revision 13
Timing Characteristics
1.5 V DC Core Voltage
1.2 V DC Core Voltage
Table 2-190 Output Data Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–1
Std. Units
tOCLKQ
Clock-to-Q of the Output Data Register
0.60 0.71
ns
tOSUD
Data Setup Time for the Output Data Register
0.32 0.37
ns
tOHD
Data Hold Time for the Output Data Register
0.00 0.00
ns
tOSUE
Enable Setup Time for the Output Data Register
0.45 0.53
ns
tOHE
Enable Hold Time for the Output Data Register
0.00 0.00
ns
tOCLR2Q
Asynchronous Clear-to-Q of the Output Data Register
0.82 0.96
ns
tOPRE2Q
Asynchronous Preset-to-Q of the Output Data Register
0.82 0.96
ns
tOREMCLR
Asynchronous Clear Removal Time for the Output Data Register
0.00 0.00
ns
tORECCLR
Asynchronous Clear Recovery Time for the Output Data Register
0.23 0.27
ns
tOREMPRE
Asynchronous Preset Removal Time for the Output Data Register
0.00 0.00
ns
tORECPRE
Asynchronous Preset Recovery Time for the Output Data Register
0.23 0.27
ns
tOWCLR
Asynchronous Clear Minimum Pulse Width for the Output Data Register
0.19 0.22
ns
tOWPRE
Asynchronous Preset Minimum Pulse Width for the Output Data Register
0.19 0.22
ns
tOCKMPWH
Clock Minimum Pulse Width High for the Output Data Register
0.31 0.36
ns
tOCKMPWL
Clock Minimum Pulse Width Low for the Output Data Register
0.28 0.32
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-7 for derating values.
Table 2-191 Output Data Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.14 V
Parameter
Description
–1
Std. Units
tOCLKQ
Clock-to-Q of the Output Data Register
0.78 0.92
ns
tOSUD
Data Setup Time for the Output Data Register
0.42 0.49
ns
tOHD
Data Hold Time for the Output Data Register
0.00 0.00
ns
tOSUE
Enable Setup Time for the Output Data Register
0.58 0.69
ns
tOHE
Enable Hold Time for the Output Data Register
0.00 0.00
ns
tOCLR2Q
Asynchronous Clear-to-Q of the Output Data Register
1.07 1.26
ns
tOPRE2Q
Asynchronous Preset-to-Q of the Output Data Register
1.07 1.26
ns
tOREMCLR
Asynchronous Clear Removal Time for the Output Data Register
0.00 0.00
ns
tORECCLR
Asynchronous Clear Recovery Time for the Output Data Register
0.30 0.35
ns
tOREMPRE
Asynchronous Preset Removal Time for the Output Data Register
0.00 0.00
ns
tORECPRE
Asynchronous Preset Recovery Time for the Output Data Register
0.30 0.35
ns
tOWCLR
Asynchronous Clear Minimum Pulse Width for the Output Data Register
0.19 0.22
ns
tOWPRE
Asynchronous Preset Minimum Pulse Width for the Output Data Register
0.19 0.22
ns
tOCKMPWH
Clock Minimum Pulse Width High for the Output Data Register
0.31 0.36
ns
tOCKMPWL
Clock Minimum Pulse Width Low for the Output Data Register
0.28 0.32
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-7 for derating values.
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