- 您現在的位置：買賣IC網 > PDF目錄294789 > A40MX04-PLG44A FPGA, 6000 GATES, PQCC44 PDF資料下載
參數資料
| 型號： | A40MX04-PLG44A |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 6000 GATES, PQCC44 |
| 封裝： | PLASTIC, LCC-44 |
| 文件頁數： | 25/76頁 |
| 文件大?。?/td> | 429K |
| 代理商： | A40MX04-PLG44A |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁當前第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁
MX Automotive Family FPGAs
v2.0
1-25
Timing Characteristics
Table 1-5 A40MX02 Timing Characteristics (Nominal 5.0V Operation)
Worst-Case Automotive Conditions, VCC = 4.75V, TJ = 125°C
‘Std’ Speed
Parameter
Description
Min.
Max.
Units
Logic Module Propagation Delays
tPD1
Single Module
2.3
ns
tPD2
Dual-Module Macros
5.0
ns
tCO
Sequential Clock-to-Q
2.3
ns
tGO
Latch G-to-Q
2.3
ns
tRS
Flip-Flop (Latch) Reset-to-Q
2.3
ns
Logic Module Predicted Routing Delays1
tRD1
FO=1 Routing Delay
2.5
ns
tRD2
FO=2 Routing Delay
3.4
ns
tRD3
FO=3 Routing Delay
4.4
ns
tRD4
FO=4 Routing Delay
5.4
ns
tRD8
FO=8 Routing Delay
9.3
ns
Logic Module Sequential Timing2
tSUD
Flip-Flop (Latch) Data Input Set-Up
5.8
ns
tHD
3
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Set-Up
5.8
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active Pulse Width
6.1
ns
tWASYN
Flip-Flop (Latch) Asynchronous Pulse Width
6.1
ns
tA
Flip-Flop Clock Input Period
9.2
ns
fMAX
Flip-Flop (Latch) Clock Frequency (FO = 128)
163
MHz
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
1.4
ns
tINYL
Pad-to-Y LOW
1.2
ns
Input Module Predicted Routing Delays1
tIRD1
FO=1 Routing Delay
3.9
ns
tIRD2
FO=2 Routing Delay
4.9
ns
tIRD3
FO=3 Routing Delay
5.9
ns
tIRD4
FO=4 Routing Delay
6.9
ns
tIRD8
FO=8 Routing Delay
10.8
ns
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Series or later Timer to check the hold time for this macro.
4. Delays based on 35 pF loading.
相關PDF資料 |
PDF描述 |
|---|---|
| A40MX04-PLG68A | FPGA, 6000 GATES, PQCC68 |
| A42MX36-BG272A | FPGA, 54000 GATES, PBGA272 |
| A42MX36-BGG272A | FPGA, 54000 GATES, PBGA272 |
| A42MX36-CQ208A | FPGA, 54000 GATES, CQFP208 |
| A42MX36-CQ256A | FPGA, 54000 GATES, CQFP256 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| A40MX04-PLG44I | 功能描述:IC FPGA MX SGL CHIP 6K 44-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:36864 輸入/輸出數:157 門數:250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17） |
| A40MX04-PLG44M | 制造商:Microsemi Corporation 功能描述:FPGA 6K GATES 547 CELLS 83MHZ/139MHZ 0.45UM 3.3V/5V 44PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 34 I/O 44PLCC |
| A40MX04-PLG68 | 功能描述:IC FPGA 69I/O 68PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:24 系列:ECP2 LAB/CLB數:1500 邏輯元件/單元數:12000 RAM 位總計:226304 輸入/輸出數:131 門數:- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:208-BFQFP 供應商設備封裝:208-PQFP（28x28） |
| A40MX04-PLG68I | 功能描述:IC FPGA MX SGL CHIP 6K 68-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:36864 輸入/輸出數:157 門數:250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17） |
| A40MX04-PLG68M | 制造商:Microsemi Corporation 功能描述:FPGA 6K GATES 547 CELLS 83MHZ/139MHZ 0.45UM 3.3V/5V 68PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 57 I/O 68PLCC 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 6K 68-PLCC |
發(fā)布緊急采購，3分鐘左右您將得到回復。