參數(shù)資料
型號(hào)： A40MX04-PLG44A
元件分類： FPGA
英文描述： FPGA, 6000 GATES, PQCC44
封裝： PLASTIC, LCC-44
文件頁(yè)數(shù)： 40/76頁(yè)
文件大?。?/td> 429K
代理商： A40MX04-PLG44A
MX Automotive Family FPGAs
v2.0
1-39
tRENSU
Read Enable Set-Up
1.1
ns
tRENH
Read Enable Hold
5.9
ns
tWENSU
Write Enable Set-Up
4.7
ns
tWENH
Write Enable Hold
0.0
ns
tBENS
Block Enable Set-Up
4.8
ns
tBENH
Block Enable Hold
0.0
ns
Asynchronous SRAM Operations
tRPD
Asynchronous Access Time
14.1
ns
tRDADV
Read Address Valid
15.3
ns
tADSU
Address/Data Set-Up Time
2.9
ns
tADH
Address/Data Hold Time
0.0
ns
tRENSUA
Read Enable Set-Up to Address Valid
1.1
ns
tRENHA
Read Enable Hold
5.9
ns
tWENSU
Write Enable Set-Up
4.7
ns
tWENH
Write Enable Hold
0.0
ns
tDOH
Data Out Hold Time
2.1
ns
Input Module Propagation Delays
tINPY
Input Data Pad-to-Y
1.8
ns
tINGO
Input Latch Gate-to-Output
2.5
ns
tINH
Input Latch Hold
0.0
ns
tINSU
Input Latch Set-Up
0.8
ns
tILA
Latch Active Pulse Width
8.1
ns
Input Module Predicted Routing Delays2
tIRD1
FO=1 Routing Delay
3.4
ns
tIRD2
FO=2 Routing Delay
4.0
ns
tIRD3
FO=3 Routing Delay
4.6
ns
tIRD4
FO=4 Routing Delay
5.2
ns
Table 1-10 A42MX36 Timing Characteristics (Nominal 5.0V Operation)
Worst-Case Automotive Conditions, VCC = 4.75V, TJ = 125°C (Continued)
‘Std’ Speed
Parameter
Description
Min.
Max.
Units
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相關(guān)PDF資料
PDF描述
A40MX04-PLG68A FPGA, 6000 GATES, PQCC68
A42MX36-BG272A FPGA, 54000 GATES, PBGA272
A42MX36-BGG272A FPGA, 54000 GATES, PBGA272
A42MX36-CQ208A FPGA, 54000 GATES, CQFP208
A42MX36-CQ256A FPGA, 54000 GATES, CQFP256
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
A40MX04-PLG44I 功能描述:IC FPGA MX SGL CHIP 6K 44-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
A40MX04-PLG44M 制造商:Microsemi Corporation 功能描述:FPGA 6K GATES 547 CELLS 83MHZ/139MHZ 0.45UM 3.3V/5V 44PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 34 I/O 44PLCC
A40MX04-PLG68 功能描述:IC FPGA 69I/O 68PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:24 系列:ECP2 LAB/CLB數(shù):1500 邏輯元件/單元數(shù):12000 RAM 位總計(jì):226304 輸入/輸出數(shù):131 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:208-BFQFP 供應(yīng)商設(shè)備封裝:208-PQFP（28x28）
A40MX04-PLG68I 功能描述:IC FPGA MX SGL CHIP 6K 68-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
A40MX04-PLG68M 制造商:Microsemi Corporation 功能描述:FPGA 6K GATES 547 CELLS 83MHZ/139MHZ 0.45UM 3.3V/5V 68PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 57 I/O 68PLCC 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 6K 68-PLCC
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*