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參數(shù)資料
| 型號： | A42MX16-FPQ208I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 41/116頁 |
| 文件大小： | 3110K |
| 代理商： | A42MX16-FPQ208I |
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v5.0
41
40MX and 42MX FPGA Families
A40MX04 Timing Characteristics (Nominal 5.0V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 4.75V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Input Module Propagation Delays
t
INYH
Pad-to-Y HIGH
0.7
0.8
0.9
1.1
1.5
ns
t
INYL
Input Module Predicted Routing Delays
1
Pad-to-Y LOW
0.6
0.7
0.8
1.0
1.3
ns
t
IRD1
FO=1 Routing Delay
2.1
2.4
2.2
3.2
4.5
ns
t
IRD2
FO=2 Routing Delay
2.6
3.0
3.4
4.0
5.6
ns
t
IRD3
FO=3 Routing Delay
3.1
3.6
4.1
4.8
6.7
ns
t
IRD4
FO=4 Routing Delay
3.6
4.2
4.8
5.6
7.8
ns
t
IRD8
FO=8 Routing Delay
5.7
6.6
7.5
8.8
12.4
ns
Global Clock Network
t
CKH
Input LOW to HIGH
FO = 16
FO = 128
4.6
4.6
5.3
5.3
6.0
6.0
7.1
7.1
9.9
9.9
ns
t
CKL
Input HIGH to LOW
FO = 16
FO = 128
4.8
4.8
5.6
5.6
6.3
6.3
7.5
7.5
10.4
10.4
ns
t
PWH
Minimum Pulse Width HIGH FO = 16
FO = 128
2.2
2.4
2.6
2.7
2.9
3.1
3.4
3.6
4.8
5.1
ns
t
PWL
Minimum Pulse Width LOW FO = 16
FO = 128
2.2
2.4
2.6
2.7
2.9
3.1
3.4
3.6
4.8
5.1
ns
t
CKSW
Maximum Skew
FO = 16
FO = 128
0.4
0.5
0.5
0.6
0.5
0.7
0.6
0.8
0.8
1.2
ns
t
P
Minimum Period
FO = 16
FO = 128
4.7
4.8
5.4
5.6
6.1
6.3
7.2
7.5
10.1
10.4
ns
f
MAX
Maximum Frequency
FO = 16
FO = 128
188
181
175
168
160
154
139
134
83
80
MHz
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
相關(guān)PDF資料 |
PDF描述 |
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