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參數(shù)資料
| 型號： | A42MX16-FPQ208I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 69/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX16-FPQ208I |
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v5.0
69
40MX and 42MX FPGA Families
A42MX36 Timing Characteristics (Nominal 3.3V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 3.0V, T
J
= 70
°
C)
Logic Module Timing
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Synchronous SRAM Operations
t
RC
Read Cycle Time
9.5
10.5
11.9
14.0
19.6
ns
t
WC
Write Cycle Time
9.5
10.5
11.9
14.0
19.6
ns
t
RCKHL
Clock HIGH/LOW Time
4.8
5.3
6.0
7.0
9.8
ns
t
RCO
Data Valid After Clock HIGH/LOW
4.8
5.3
6.0
7.0
9.8
ns
t
ADSU
Address/Data Set-Up Time
2.3
2.5
2.8
3.4
4.8
ns
t
ADH
Address/Data Hold Time
0.0
0.0
0.0
0.0
0.0
ns
t
RENSU
Read Enable Set-Up
0.9
1.0
1.1
1.3
1.8
ns
t
RENH
Read Enable Hold
4.8
5.3
6.0
7.0
9.8
ns
t
WENSU
Write Enable Set-Up
3.8
4.2
4.8
5.6
7.8
ns
t
WENH
Write Enable Hold
0.0
0.0
0.0
0.0
0.0
ns
t
BENS
Block Enable Set-Up
3.9
4.3
4.9
5.7
8.0
ns
t
BENH
Block Enable Hold
0.0
0.0
0.0
0.0
0.0
ns
Asynchronous SRAM Operations
t
RPD
Asynchronous Access Time
11.3
12.6
14.3
16.8
23.5
ns
t
RDADV
Read Address Valid
12.3
13.7
15.5
18.2
25.5
ns
t
ADSU
Address/Data Set-Up Time
2.3
2.5
2.8
3.4
4.8
ns
t
ADH
Address/Data Hold Time
0.0
0.0
0.0
0.0
0.0
ns
t
RENSUA
Read Enable Set-Up to Address Valid
0.9
1.0
1.1
1.3
1.8
ns
t
RENHA
Read Enable Hold
4.8
5.3
6.0
7.0
9.8
ns
t
WENSU
Write Enable Set-Up
3.8
4.2
4.8
5.6
7.8
ns
t
WENH
Write Enable Hold
0.0
0.0
0.0
0.0
0.0
ns
t
DOH
Data Out Hold Time
1.8
2.0
2.1
2.5
3.5
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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