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參數(shù)資料
| 型號： | A42MX16-FPQ208I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 67/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX16-FPQ208I |
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v5.0
67
40MX and 42MX FPGA Families
A42MX36 Timing Characteristics (Nominal 5.0V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 4.75V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
TTL Output Module Timing
1
t
DLH
Data-to-Pad HIGH
2.6
2.8
3.2
3.8
5.3
ns
t
DHL
Data-to-Pad LOW
3.0
3.3
3.7
4.4
6.2
ns
t
ENZH
Enable Pad Z to HIGH
2.7
3.0
3.3
3.9
5.5
ns
t
ENZL
Enable Pad Z to LOW
3.0
3.3
3.7
4.3
6.1
ns
t
ENHZ
Enable Pad HIGH to Z
5.3
5.8
6.6
7.8
10.9
ns
t
ENLZ
Enable Pad LOW to Z
4.9
5.5
6.2
7.3
10.2
ns
t
GLH
G-to-Pad HIGH
2.9
3.3
3.7
4.4
6.1
ns
t
GHL
G-to-Pad LOW
2.9
3.3
3.7
4.4
6.1
ns
t
LSU
I/O Latch Output Set-Up
0.5
0.5
0.6
0.7
1.0
ns
t
LH
I/O Latch Output Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad)
32 I/O
5.7
6.3
7.1
8.4
11.8
ns
t
ACO
Array Latch Clock-to-Out
(Pad-to-Pad)
32 I/O
7.8
8.6
9.8
11.5
16.1
ns
d
TLH2
d
THL2
CMOS Output Module Timing
1
Capacitive Loading, LOW to HIGH
0.07
0.08
0.09
0.10
0.14
ns/pF
Capacitive Loading, HIGH to LOW
0.07
0.08
0.09
0.10
0.14
ns/pF
t
DLH
Data-to-Pad HIGH
3.5
3.9
4.5
5.2
7.3
ns
t
DHL
Data-to-Pad LOW
2.5
2.7
3.1
3.6
5.1
ns
t
ENZH
Enable Pad Z to HIGH
2.7
3.0
3.3
3.9
5.5
ns
t
ENZL
Enable Pad Z to LOW
2.9
3.3
3.7
4.3
6.1
ns
t
ENHZ
Enable Pad HIGH to Z
5.3
5.8
6.6
7.8
10.9
ns
t
ENLZ
Enable Pad LOW to Z
4.9
5.5
6.2
7.3
10.2
ns
t
GLH
G-to-Pad HIGH
5.0
5.6
6.3
7.5
10.4
ns
t
GHL
G-to-Pad LOW
5.0
5.6
6.3
7.5
10.4
ns
t
LSU
I/O Latch Set-Up
0.5
0.5
0.6
0.7
1.0
ns
t
LH
I/O Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad)
32 I/O
5.7
6.3
7.1
8.4
11.8
ns
t
ACO
Array Latch Clock-to-Out
(Pad-to-Pad)
32 I/O
7.78
8.6
9.8
11.5
16.1
ns
d
TLH2
d
THL2
Notes:
1.
2.
Capacitive Loading, LOW to HIGH
0.07
0.08
0.09
0.10
0.14
ns/pF
Capacitive Loading, HIGH to LOW
0.07
0.08
0.09
0.10
0.14
ns/pF
Delays based on 35 pF loading.
Slew rates measured from 10% to 90% V
CCI
.
相關PDF資料 |
PDF描述 |
|---|---|
| A42MX16-FPQ208M | Field Programmable Gate Array (FPGA) |
| A42MX16-FTQ176 | Field Programmable Gate Array (FPGA) |
| A42MX16-FTQ176I | Field Programmable Gate Array (FPGA) |
| A42MX16-FTQ176M | Field Programmable Gate Array (FPGA) |
| A42MX16-PL84 | Field Programmable Gate Array (FPGA) |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| A42MX16-FPQ208M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A42MX16-FPQG100 | 功能描述:IC FPGA MX SGL CHIP 24K 100-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17） |
| A42MX16-FPQG160 | 功能描述:IC FPGA MX SGL CHIP 24K 208-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17） |
| A42MX16-FPQG208 | 功能描述:IC FPGA MX SGL CHIP 24K 208-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應商設備封裝:256-FPBGA（17x17） |
| A42MX16-FTQ100 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
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