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參數(shù)資料
| 型號(hào)： | A42MX16-FPQ208I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列（FPGA） |
| 文件頁數(shù)： | 79/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX16-FPQ208I |
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v5.0
79
40MX and 42MX FPGA Families
A42MX36 Timing Characteristics (Nominal 3.3V Operation)
(continued)
(Worst-Case Military Conditions, V
CC
= 3.0V, T
J
= 125
°
C)
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
TTL Output Module Timing
1
t
DLH
Data-to-Pad HIGH
4.6
5.2
6.2
ns
t
DHL
Data-to-Pad LOW
5.3
6.1
7.2
ns
t
ENZH
Enable Pad Z to HIGH
4.8
5.4
6.4
ns
t
ENZL
Enable Pad Z to LOW
5.3
6.0
7.1
ns
t
ENHZ
Enable Pad HIGH to Z
9.5
10.8
12.7
ns
t
ENLZ
Enable Pad LOW to Z
8.9
10.0
11.8
ns
t
GLH
G-to-Pad HIGH
6.3
7.2
8.4
ns
t
GHL
G-to-Pad LOW
6.3
7.2
8.4
ns
t
LSU
I/O Latch Output Set-Up
0.8
0.9
1.1
ns
t
LH
I/O Latch Output Hold
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad)
32 I/O
10.2
11.6
13.7
ns
t
ACO
Array Latch Clock-to-Out (Pad-to-Pad)
32 I/O
14.0
15.9
18.7
ns
d
TLH2
d
THL2
CMOS Output Module Timing
1
Capacitive Loading, LOW to HIGH
0.13
0.14
0.16
ns/pF
Capacitive Loading, HIGH to LOW
0.13
0.14
0.16
ns/pF
t
DLH
Data-to-Pad HIGH
6.4
7.3
8.5
ns
t
DHL
Data-to-Pad LOW
4.5
5.1
5.9
ns
t
ENZH
Enable Pad Z to HIGH
4.8
5.5
6.4
ns
t
ENZL
Enable Pad Z to LOW
5.3
6.0
7.1
ns
t
ENHZ
Enable Pad HIGH to Z
9.5
10.8
12.7
ns
t
ENLZ
Enable Pad LOW to Z
8.9
10.0
11.8
ns
t
GLH
G-to-Pad HIGH
9.1
10.3
12.1
ns
t
GHL
G-to-Pad LOW
9.1
10.3
12.1
ns
t
LSU
I/O Latch Set-Up
0.8
0.9
1.1
ns
t
LH
I/O Latch Hold
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad)
32 I/O
10.2
13.7
13.7
ns
t
ACO
Array Latch Clock-to-Out (Pad-to-Pad)
32 I/O
14.0
18.7
18.7
ns
d
TLH2
d
THL2
Notes:
1.
2.
Capacitive Loading, LOW to HIGH
0.13
0.16
0.16
ns/pF
Capacitive Loading, HIGH to LOW
0.13
0.16
0.16
ns/pF
Delays based on 35 pF loading.
Slew rates measured from 10% to 90% V
CCI
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| A42MX16-FTQ100 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
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